Реляторный модуль



Реляторный модуль
Реляторный модуль

 


Владельцы патента RU 2490704:

Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" (RU)

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров и др. Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из функций вида ext1(x1, ext2(x2, ext3(x3, x4))), где x1, x2, x3, x4 - входные аналоговые сигналы; extm=max либо extm=min, при сохранении быстродействия. Реляторный модуль предназначен для воспроизведения бесповторных функций бесконечнозначной логики и может быть использован в системах аналоговой вычислительной техники как средство предварительной обработки информации. Реляторный модуль содержит шесть реляторов (11, …, 16), каждый из которых содержит компаратор (2), элемент исключающее или (3), замыкающий и размыкающий ключи (41 и 42). За счет указанных реляторов обеспечена реализация любой из функций вида ext1(x1ext2(x2, ext3(x3, x4))), где x1, x2, x3, x4 - входные аналоговые сигналы; extm=max либо extm=min ( m = 1,3 ¯ ), при максимальном времени задержки распространения сигнала, равном времени задержки релятора. 1 ил., 1 табл.

 

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров и др.

Известны реляторные модули (см., например, патент РФ 2188453, кл. G06G 7/25, 2002 г.), которые содержат реляторы и могут реализовать любую из функций вида ext1(x1,ext2(x2,x3)), где х1, х2, х3 - входные аналоговые сигналы; extm=max либо extm=min ( m = 1,2 ¯ ) .

К причине, препятствующей достижению указанного ниже технического результата при использовании известных реляторных модулей, относятся ограниченные функциональные возможности и низкое быстродействие, обусловленные соответственно тем, что не выполняется реализация любой из функций вида ext1 (x1, ext2 (x2, ext3 (x3, x4))) и максимальное время задержки распространения сигнала равно 2τp, где τp есть время задержки релятора.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип реляторный модуль (фиг.2 в описании изобретения к патенту РФ 2281550, кл. G06G 7/52, 2006 г.), который содержит релятор и может реализовать любую из функций вида ext(x1, x2), где х1, х2 - входные аналоговые сигналы; ext=max либо ext=min.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из функций вида ext1(x1, ext2(x2, ext3(x3, x4))).

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из функций вида ext1(x1, ext2(x2, ext3(x3, x4))), где х1, х2, х3, х4 - входные аналоговые сигналы; extm=max либо extm=min ( m = 1,3 ¯ ) , при сохранении быстродействия прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в реляторном модуле, содержащем релятор, который содержит компаратор, подключенный выходом к первому входу элемента исключающее или, второй вход которого является входом управления релятора, а выход соединен с управляющим входом замыкающего и размыкающего ключей, выходы которых объединены и образуют выход релятора, первый и второй входы которого соединены соответственно с неинвертирующим и инвертирующим входами компаратора, особенность заключается в том, что в него введены пять аналогичных упомянутому реляторов, в каждом из шести реляторов третий и четвертый входы соединены соответственно с входами размыкающего и замыкающего ключей, вход управления, объединенные первый, четвертый и объединенные второй, третий входы i-го ( i = 2,4 ¯ ) релятора соединены соответственно с первым настроечным, первым и i-ым информационными входами реляторного модуля, вход управления и первый, второй, третий входы j-го ( j = 5,6 ¯ ) релятора подключены соответственно к второму настроечному и второму, (j-2)-му информационным входам реляторного модуля, выходу (j-2)-го релятора, а выход второго релятора соединен с четвертыми входами пятого, шестого реляторов, выходы которых соединены соответственно с четвертым, третьим входами первого релятора, подключенного входом управления, первым, вторым входами и выходом соответственно к третьему настроечному, третьему, четвертому информационным входам и выходу реляторного модуля.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого реляторного модуля и схема релятора, использованного при построении указанного модуля.

Реляторный модуль содержит реляторы 11, …, 16. Каждый релятор содержит компаратор 2, подключенный выходом к первому входу элемента исключающее или 3, второй вход которого является входом управления релятора, а выход соединен с управляющим входом замыкающего и раз мыкающего ключей 41 и 42, входы которых являются соответственно четвертым и третьим входами релятора, первый, второй входы и выход которого образованы соответственно неинвертирующим, инвертирующим входами компаратора 2 и объединенными выходами ключей 41, 42. Вход управления, объединенные первый, четвертый и объединенные второй, третий входы релятора 1i ( i = 2,4 ¯ ) соединены соответственно с первым настроечным, первым и i-ым информационными входами реляторного модуля, вход управления и первый, второй, третий входы релятора 1j ( j = 5,6 ¯ ) подключены соответственно к второму настроечному и второму, (j-2)-му информационным входам реляторного модуля, выходу релятора 1j-2, а выход релятора 12 соединен с четвертыми входами реляторов 15, 16, выходы которых соединены соответственно с четвертым, третьим входами релятора 11, подключенного входом управления, первым, вторым входами и выходом соответственно к третьему настроечному, третьему, четвертому информационным входам и выходу реляторного модуля.

Работа предлагаемого реляторного модуля осуществляется следующим образом. На его первый, второй, третий и четвертый информационные входы подаются соответственно аналоговые сигналы (напряжения) x1, x2, x3 и x4; на его первом, втором, третьем настроечных входах фиксируются соответственно необходимые управляющие сигналы g1, g2, g3∈{0,1}. Если на входе управления релятора присутствует логический «0» (логическая «1») и сигнал на его первом входе больше либо меньше сигнала на его втором входе, то ключ 41 соответственно замкнут (разомкнут) либо разомкнут (замкнут), а ключ 42 соответственно разомкнут (замкнут) либо замкнут (разомкнут). Таким образом, сигнал Z на выходе предлагаемого реляторного модуля при всех возможных вариантах упорядочения сигналов x2, x3, x4 и всех возможных комбинациях значений сигналов g2, g3 будет принимать значения, указанные в представленной ниже таблице, в которой

e x t 1 = { max п р и g 1 = 0 min = п р и g 1 = 1 .

Варианты упорядочения Z
g2=g3=1 g2=1, g3=0 g2=0, g3=1 g2=g3=0
x2<x3<x4 ext1(xl, x2) ext1(x1, x2) ext1(x1, x3) ext1(x1, x4)
x2<x4<x3 ext1(x1, x2) ext1(x1, x2) ext1(x1, x4) ext1(xl, x3)
x3<x2<x4 ext1(x1, x3) ext1(x1, x2) ext1(x1, x2) ext1(x1, x4)
x3<x4<x2 ext1(x1, x3) ext1(x1, x4) ext1(xl, x2) ext1(x1, x2)
x4<x2<x3 ext1(x1, x4) ext1(x1, x2) ext1(x1, x2) ext1(x1, x3)
x4<x3<x2 ext1(x1, x4) ext1(x1, x3) ext1(x1, x2) ext1(x1, x2)

С учетом данных, приведенных в таблице, имеем

Z=ext1(x1, ext2(x2, ext3(x3, x4))),

г д е e x t m = { max п р и g m = 0 min п р и g m = 1 ( m = 1,3 ¯ ) .

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый реляторный модуль обладает более широкими по сравнению с прототипом функциональными возможностями, поскольку обеспечивает реализацию любой из функций вида ext1(x1, ext2(x2, ext3(x3, x4))), где x1, x2, x3, x4 - входные аналоговые сигналы; extm=max либо extm=min ( m = 1,3 ¯ ) . При этом максимальное время задержки распространения сигнала в предлагаемом реляторном модуле, как и в прототипе, равно τp, где τp есть время задержки релятора.

Реляторный модуль, предназначенный для реализации бесповторных функций бесконечнозначной логики, содержащий релятор, который содержит компаратор, подключенный выходом к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого является входом управления релятора, а выход соединен с управляющим входом замыкающего и размыкающего ключей, выходы которых объединены и образуют выход релятора, первый и второй входы которого соединены соответственно с неинвертирующим и инвертирующим входами компаратора, отличающийся тем, что в него введены пять аналогичных упомянутому реляторов, в каждом из шести реляторов третий и четвертый входы соединены соответственно с входами размыкающего и замыкающего ключей, вход управления, объединенные первый, четвертый и объединенные второй, третий входы i-гo ( i = 2,4 ¯ ) релятора соединены соответственно с первым настроечным, первым и i-ым информационными входами реляторного модуля, вход управления и первый, второй, третий входы j-го ( j = 5,6 ¯ ) релятора подключены соответственно к второму настроечному и второму, (j-2)-мy информационным входам реляторного модуля, выходу (j-2)-гo релятора, а выход второго релятора соединен с четвертыми входами пятого, шестого реляторов, выходы которых соединены соответственно с четвертым, третьим входами первого релятора, подключенного входом управления, первым, вторым входами и выходом соответственно к третьему настроечному, третьему, четвертому информационным входам и выходу реляторного модуля.



 

Похожие патенты:

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для воспроизведения бесповторных функций бесконечнозначной логики, зависящих от трех аргументов - входных аналоговых сигналов.

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров и др.

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров и др.

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров.

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров.

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров.

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров.

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров.

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров.

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров.

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров и др

Изобретение относится к автоматике и многозначной вычислительной технике и может быть использовано для построения функциональных узлов многозначных вычислительных машин, средств автоматического регулирования и управления, многозначных процессоров

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров и др

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления и др

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано в системах аналоговой вычислительной техники как средство предварительной обработки информации

Изобретение предназначено для воспроизведения функций непрерывной логики и может быть использовано в системах вычислительной техники как средство логической обработки континуальных данных. Техническим результатом является обеспечение воспроизведения произвольной непрерывно-логической функции, принимающей значение одного из n своих аргументов - входных аналоговых сигналов. Устройство содержит позиционные идентификаторы, сгруппированные в n-1 групп так, что k-я ( k = 1, n − 1 ¯ ) группа содержит k! позиционных идентификаторов, каждый из которых содержит k компараторов и k переключателей. 2 ил.

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров. Техническим результатом является обеспечение воспроизведения любой из операций «запрет минимального и максимального значений информационного сигнала», «запрет срединных значений информационного сигнала». Устройство содержит n реляторов (11,…,1n), каждый из которых содержит компаратор (2), подсоединенный выходом к управляющему входу двух ключей (31 32) в последнем реляторе и управляющему входу четырех ключей (31 32, 33, 34) во всех реляторах, кроме последнего. 2 ил.

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано в системах аналоговой вычислительной техники как средство предварительной обработки информации. Техническим результатом является обеспечение воспроизведения двойственных операций выделения минимального и максимального либо двойственных операций выделения супраминимального и субмаксимального их четырех входных аналоговых сигналов. Устройство содержит два сортировщика (11, 12), два элемента МАХ (21, 22) и два элемента MIN (31, 32), причем каждый сортировщик содержит компаратор (4), элемент исключающее или (5) и два переключателя (61, 62). 1 ил.

Изобретение предназначено для воспроизведения бесповторных функций бесконечнозначной логики и может быть использовано в системах аналоговой вычислительной техники как средство предварительной обработки информации. Техническим результатом является обеспечение реализации любой из функций вида ext1(x1, ext2(x2, ext3(x3, ext4(x4, x5)))), где x1, …, х5 - входные аналоговые сигналы; extm=max либо extm=min ( m = 1,4 ¯ ) , при максимальном времени задержки распространения сигнала, равном времени задержки релятора. Устройство содержит десять реляторов (11, …, 1010), каждый из которых содержит компаратор (2), элемент ИСКЛЮЧАЮЩЕЕ ИЛИ (3), размыкающий и замыкающий ключи (41 и 42). 2 ил., 1 табл.

Изобретение относится к адресному идентификатору. Технический результат заключается в расширении функциональных возможностей адресного идентификатора за счет обеспечения выполнения адресной идентификации минимального, супраминимального, субмаксимального или максимального из четырех входных аналоговых сигналов при сохранении быстродействия прототипа. Адресный идентификатор содержит соединенные между собой шесть компараторов, пятнадцать переключателей и одиннадцать элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. 1 ил., 1 табл.
Наверх