Логический процессор



Логический процессор
Логический процессор

 


Владельцы патента RU 2491613:

Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" (RU)

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Технический результат заключается в повышении быстродействия за счет уменьшения времени реализации восьми простых симметричных булевых функций, зависящих от восьми аргументов - входных двоичных сигналов. Для достижения указанного технического результата предлагается логический процессор, предназначенный для реализации восьми простых симметричных булевых функций, зависящих от восьми аргументов - входных двоичных сигналов, который может быть использован в системах цифровой вычислительной техники как средство преобразования кодов, а также содержащий девятнадцать вычислительных ячеек (11, …, 119), каждая из которых содержит элемент ИЛИ (2) и элемент И (3). 2 ил.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические процессоры (см., например, патент РФ 2260837, кл. G06F 7/38, 2005 г.), которые реализуют шесть простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических процессоров, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация восьми простых симметричных булевых функций, зависящих от восьми аргументов - входных двоичных сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический процессор (патент РФ 2260205, кл. G06F 7/38, 2005 г.), который содержит вычислительные ячейки и при n=8 реализует восемь простых симметричных булевых функций, зависящих от восьми аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится низкое быстродействие, обусловленное тем, что минимальное время реализации восьми упомянутых функций превышает 8Δtя, где Δtя есть длительность задержки, вносимой вычислительной ячейкой.

Техническим результатом изобретения является повышение быстродействия за счет уменьшения времени реализации восьми простых симметричных булевых функций, зависящих от восьми аргументов - входных двоичных сигналов.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом процессоре, содержащем семь вычислительных ячеек, каждая из которых содержит элемент ИЛИ, подключенный первым, вторым входами и выходом соответственно к ее первому, второму входам и первому выходу, и элемент И, первый, второй входы и выход которого соединены соответственно с ее первым, вторым входами и вторым выходом, особенность заключается в том, что в него дополнительно введены двенадцать аналогичных упомянутым вычислительных ячеек, причем первый, второй входы i-й ( i = 1 , 2 ¯ ) и первый, второй входы j=й ( j = 7 , 8 ¯ ) вычислительных ячеек подключены соответственно к первым выходам (i+2)-й, (i+4)-й и вторым выходам (j-4)-й, (j-2)-й вычислительных ячеек, первые выходы i-й, j-й и вторые выходы i-й, j-й вычислительных ячеек соединены соответственно с i-ым входом одиннадцатой, вторым входом (j+2)-й и первым входом (i+8)-й, (j-6)-м входом пятнадцатой вычислительных ячеек, первый, второй выходы (i+8)-й, первый, второй входы семнадцатой и первый, второй входы восемнадцатой вычислительных ячеек подключены соответственно к i-ым входам двенадцатой, четырнадцатой, второму выходу тринадцатой, первому выходу четырнадцатой и второму выходу двенадцатой, первому выходу шестнадцатой вычислительных ячеек, i-й вход k-й (k∈{13, 16, 19}) вычислительной ячейки соединен с (3-i)-м выходом (k-3+i)-й вычислительной ячейки, а первые выходы одиннадцатой, тринадцатой, семнадцатой, девятнадцатой и вторые выходы девятнадцатой, восемнадцатой, шестнадцатой, пятнадцатой вычислительных ячеек являются соответственно первым, вторым, третьим, четвертым и пятым, шестым, седьмым, восьмым выходами логического процессора, первый, третий, пятый, седьмой и второй, четвертый, шестой, восьмой входы которого подключены соответственно к первым и вторым входам третьей, пятой, четвертой, шестой вычислительных ячеек.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического процессора и схема вычислительной ячейки, использованной при построении указанного процессора.

Логический процессор содержит вычислительные ячейки 11,…,119. Каждая вычислительная ячейка содержит элемент ИЛИ 2, подключенный первым, вторым входами и выходом соответственно к ее первому, второму входам и первому выходу, и элемент И 3, подсоединенный первым, вторым входами и выходом соответственно к ее первому, второму входам и второму выходу. Первый, второй входы ячейки 1i ( i = 1 , 2 ¯ ) и первой, второй входы ячейки j=й ( j = 7 , 8 ¯ ) подключены соответственно к первым выходам ячеек 1i+2, 1i+4 и вторым выходам ячеек 1j-4, 1j-2, первые выходы ячеек 1i, 1j и вторые выходы ячеек 1i, 1j соединены соответственно с i-ым входом ячейки 111, вторым входом ячейки 1j+2 и первым входом ячейки 1i+8, (j-6)-ым входом ячейки 115, первый, второй выходы ячейки 1i+8, первый, второй входы ячейки 117 и первый, второй входы ячейки 118 подключены соответственно к i-ым входам ячеек 112, 114, второму выходу ячейки 113, первому выходу ячейки 114 и второму выходу ячейки 112, первому выходу ячейки 116, i-й вход ячейки 1k(k∈{13, 16, 19}) соединен с (3-i)-ым выходом ячейки 1k-3+i, а первые выходы ячеек 111, 113, 117, 119 и вторые выходы ячеек 119, 118, 116, 115 являются соответственно первым, вторым, третьим, четвертым и пятым, шестым, седьмым, восьмым выходами логического процессора, первый, третий, пятый, седьмой и второй, четвертый, шестой, восьмой входы которого подключены соответственно к первым и вторым входам ячеек 13, 15, 14, 16.

Работа предлагаемого логического процессора осуществляется следующим образом. На его первый,…, восьмой входы подаются соответственно двоичные сигналы х1, …, х8∈{0,1}. Тогда сигналы y1, …, y8 (см. фиг.1) будут определяться выражениями

y 1 + q = x 1 + q x 2 + q x 3 + q x 4 + q ,

y 2 + q = x 1 + q x 2 + q x 1 + q x 3 + q x 1 + q x 4 + q x 2 + q x 3 + q x 2 + q x 4 + q x 3 + q x 4 + q ,

y 3 + q = x 1 + q x 2 + q x 3 + q x 1 + q x 2 + q x 3 + q x 1 + q x 2 + q x 4 + q x 1 + q x 3 + q x 4 + q x 2 + q x 3 + q x 4 + q ,

y 4 + q = x 1 + q x 2 + q x 3 + q x 4 + q

где q∈{0,4}; есть символы операций ИЛИ, И. В представленной ниже таблице приведены значения сигналов на выходах предлагаемого процессора при всех возможных наборах значений сигналов y1, …, y8.

№ набора y1 y2 y3 y4 y5 y6 y7 y8 z1 z2 z3 z4 z5 z6 z7 z8
1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
2 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0
3 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0
4 1 1 1 0 0 0 0 0 1 1 1 0 0 0 0 0
5 1 1 1 1 Q 0 0 0 1 1 1 1 0 0 0 0
6 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0
7 1 0 0 0 1 0 0 0 1 1 0 0 0 0 0 0
8 1 1 0 0 1 0 0 0 1 1 1 0 0 0 0 0
9 1 1 1 0 1 0 0 0 1 1 1 1 0 0 0 0
10 1 1 1 1 1 0 0 0 1 1 1 1 1 0 0 0
11 0 0 0 0 1 1 0 0 1 1 0 0 0 0 0 0
12 1 0 0 0 1 1 0 0 1 1 1 0 0 0 0 0
13 1 1 0 0 1 1 0 0 1 1 1 1 0 0 0 0
14 1 1 1 0 1 1 0 0 1 1 1 1 1 0 0 0
15 1 1 1 1 1 1 0 0 1 1 1 1 1 1 0 0
16 0 0 0 0 1 1 1 0 1 1 1 0 0 0 0 0
17 1 0 0 0 1 1 1 0 1 1 1 1 0 0 0 0
18 1 1 0 0 1 1 1 0 1 1 1 1 1 0 0 0
19 1 1 1 0 1 1 1 0 1 1 1 1 1 1 0 0
20 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0
21 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0
22 1 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0
23 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 0
24 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0
25 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

Таким образом, на r-м ( r = 1 , 8 ¯ ) выходе предлагаемого процессора имеем

z r = V m = 1 N x m 1 x m r

где xm1, …, xmr∈{x1, …, x8} (1≤m1<…<mr≤8); N = C 8 r есть количество неповторяющихся конъюнкций xm1…xmr, определяемое как число сочетаний из восьми по r. Следовательно, zrr, где τr, есть r-я. простая симметричная булевая функция восьми аргументов (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический процессор обладает более высоким по сравнению с прототипом быстродействием, так как реализует восемь простых симметричных булевых функций, зависящих от восьми аргументов - входных двоичных сигналов, за время, не превышающее 7Δtя, где Δtя - длительность задержки, вносимой вычислительной ячейкой.

Логический процессор, предназначенный для реализации восьми простых симметричных булевых функций, зависящих от восьми аргументов - входных двоичных сигналов, содержащий семь вычислительных ячеек, каждая из которых содержит элемент ИЛИ, подключенный первым, вторым входами и выходом соответственно к ее первому, второму входам и первому выходу, и элемент И, первый, второй входы и выход которого соединены соответственно с ее первым, вторым входами и вторым выходом, отличающийся тем, что в него дополнительно введены двенадцать аналогичных упомянутым вычислительных ячеек, причем первый, второй входы i-й ( i = 1 , 2 ¯ ) и первый, второй входы j-й ( j = 7 , 8 ¯ ) вычислительных ячеек подключены соответственно к первым выходам (i+2)-й, (i+4)-й и вторым выходам (j-4)-й, (j-2)-й вычислительных ячеек, первые выходы i-й, j-й и вторые выходы i-й, j-й вычислительных ячеек соединены соответственно с i-м входом одиннадцатой, вторым входом (j+2)-й и первым входом (i+8)-й, (j-6)-м входом пятнадцатой вычислительных ячеек, первый, второй выходы (i+8)-й, первый, второй входы семнадцатой и первый, второй входы восемнадцатой вычислительных ячеек подключены соответственно к i-м входам двенадцатой, четырнадцатой, второму выходу тринадцатой, первому выходу четырнадцатой и второму выходу двенадцатой, первому выходу шестнадцатой вычислительных ячеек, i-й вход k-й (k∈{13, 16, 19}) вычислительной ячейки соединен с (3-i)-м выходом (k-3+i)-й вычислительной ячейки, а первые выходы одиннадцатой, тринадцатой, семнадцатой, девятнадцатой и вторые выходы девятнадцатой, восемнадцатой, шестнадцатой, пятнадцатой вычислительных ячеек являются соответственно первым, вторым, третьим, четвертым и пятым, шестым, седьмым, восьмым выходами логического процессора, первый, третий, пятый, седьмой и второй, четвертый, шестой, восьмой входы которого подключены соответственно к первым и вторым входам третьей, пятой, четвертой, шестой вычислительных ячеек.



 

Похожие патенты:

Изобретение относится к системам и способам расчета и назначения приоритета антивирусной проверки различных объектов. .

Изобретение относится к прогнозируемым торговым системам, более конкретно к способам и системам для приближенного сравнения строк в базе данных с добавляемой записью в базу данных, находящуюся в сети обслуживания банковских карт.

Изобретение относится к вычислительной технике и может быть использовано для достоверной параллельной реализации систем булевых функций в средствах криптографической защиты информации, искусственного интеллекта, системах автоматизированного проектирования интегральных схем.

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметической операции умножения аргументов множимого ±[mj]f(2n) и аргументов множителя ±[ni]f(2n) - «Дополнительный код».

Функциональная структура сумматора f2( cd) условно "k" разряда параллельно-последовательного умножителя f ( cd), реализующая процедуру "дешифрирования" входных структур аргументов слагаемых [1,2sj h1]f(2n) и [1,2sj h2]f(2n) позиционного формата "дополнительный код ru" посредством применения арифметических аксиом троичной системы счисления f(+1,0,-1) и логического дифференцирования d1/dn f1(+ -)d/dn аргументов в объединенной их структуре (вариант русской логики) // 2480817
Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых [ni]f(2n) и [mi ]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1).

Изобретение относится к вычислительной технике и предназначено для построения однородных вычислительных сред, выполняющих функцию суммирования m n-разрядных операндов путем подсчета единичных бит в разрядных срезах операндов.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. .

Изобретение относится к вычислительной технике, в частности к специализированным процессорам с высокой степенью параллелизма. .

Изобретение относится к гидроакустике и может быть использовано в системах целеуказания, самонаведения и телеметрии подводных аппаратов. .

Изобретение относится к вычислительной технике и может быть использовано в системах передачи информации широкополосными фазоманипулированными сигналами в гидроакустических системах на подводных объектах.

Изобретение относится к области вычислительной техники и может быть использовано в системах цифровой вычислительной техники как средство предварительной обработки информации для реализации мажоритарной функции либо дизъюнкции, либо конъюнкции входных двоичных сигналов.

Изобретение относится к вычислительной техники и может быть использовано для построения средств автоматики, функциональных узлов систем управления. .

Изобретение относится к цифровой вычислительной технике и может быть использовано в процессорных устройствах ЭВМ и в устройствах цифровой автоматики. .

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. .

Изобретение относится к приборостроительной промышленности и может быть использовано в системах автоматического управления летательными аппаратами в условиях меняющихся задающих воздействий по знаку и величине.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. .

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. .

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. .

Изобретение относится к вычислительной технике и предназначено для построения однородных вычислительных сред, выполняющих функцию выравнивания порядков двоичных чисел. Техническим результатом является повышение быстродействия за счет параллельно-конвейерного нахождения максимального порядка с помощью анализа разрядных срезов операндов, а затем вычисления разностей максимального порядка и остальных порядков m двоичных чисел. Устройство содержит блок нахождения максимального порядка, состоящий из m-входового элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и m ячеек, каждая из которых включает элементы И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, информационные триггеры, и блок вычитания, состоящий из m ячеек, каждая из которых включает элементы И, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент ИЛИ, элемент НЕ, информационные триггеры. 5 ил.
Наверх