Логический вычислитель



Логический вычислитель
Логический вычислитель
Логический вычислитель
Логический вычислитель

 


Владельцы патента RU 2504826:

Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" (RU)

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит n D-триггеров, n элементов ИЛИ-НЕ, n размыкающих ключей и n замыкающих ключей. 2 ил., 1 табл.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические вычислители (см., например, патент РФ 2248035, кл. G06F 7/38, 2005 г.), которые реализуют любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относится зависимость длительности такта вычисления от количества входных двоичных сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический вычислитель (патент РФ 2336555, кл. G06F 7/57, 2008 г.), который содержит n D-триггеров, n элементов ИЛИ-НЕ, n замыкающих и n размыкающих ключей и реализует любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, при отсутствии зависимости между длительностью такта вычисления и количеством последних.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся большие аппаратурные затраты, обусловленные тем, что прототип дополнительно содержит n+1 резисторов.

Техническим результатом изобретения является уменьшение аппаратурных затрат при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n замыкающих, n размыкающих ключей, n D-триггеров и n элементов ИЛИ-НЕ, вторые входы которых объединены и образуют первый управляющий вход логического вычислителя, подключенного вторым управляющим и i-м информационным входами соответственно к тактовому входу и входу данных i-го D-триггера, вход сброса и неинвертирующий выход которого соединены соответственно с выходом i-го элемента ИЛИ-НЕ и управляющим входом i-х размыкающего, замыкающего ключей, выходы которых объединены, а выход предыдущего размыкающего ключа соединен с входом последующего размыкающего ключа, особенность заключается в том, что входы i-х размыкающего, замыкающего ключей, вход первого и выход n-го размыкающих ключей соединены соответственно с первым входом i-го элемента ИЛИ-НЕ, неинвертирующим выходом i-го D-триггера, шиной нулевого потенциала и выходом логического вычислителя.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы управляющих сигналов.

Логический вычислитель содержит D-триггеры 11, …, 1n, элементы ИЛИ-НЕ 21, …, 2n, размыкающие ключи 31, …, 3n и замыкающие ключи 41, …, 4n, причем выход предыдущего размыкающего ключа соединен с входом последующего размыкающего ключа, выходы ключей 3i и 4i объединены, а входы ключей 3i, 31 и выход ключа 3n соединены соответственно с первым входом элемента 2i, шиной нулевого потенциала и выходом логического вычислителя, первый, второй управляющие и i-й информационный входы которого соединены соответственно со вторым входом элемента 2i, тактовым входом и входом данных D-триггера 1i, подсоединенного входом сброса и неинвертирующим выходом соответственно к выходу элемента 2i и объединенным управляющему входу ключей 3i, 4i, входу ключа 4i.

Работа предлагаемого логического вычислителя осуществляется следующим образом. На его первый, …, n-й информационные и первый, второй управляющие входы подаются соответственно двоичные сигналы х1, …, хn∈{0,1} и импульсные сигналы y1, y2∈{0,l} (фиг.2), причем период Т и длительность Δt импульса сигнала y1 должны удовлетворять условиям Т>Δt и Δt<ΔtИЛИ-НЕ+ΔtTp, где Δt=ΔtИЛИ-НЕ+ΔtTp+ΔtКл, а ΔtИЛИ-НЕ, ΔtTp и ΔtКл есть длительности задержек, вносимых элементом ИЛИ-НЕ, D-триггером и ключом. Ключ 4i ( замкнут либо разомкнут, ключ 3i разомкнут либо замкнут, когда на их управляющем входе присутствует соответственно логическая «1» либо логический «0». В представленной ниже таблице приведены значения сигнала, действующего на выходе предлагаемого логического вычислителя в момент времени tj , для всех возможных наборов значений входных сигналов х1,…хn при n=4.

x1 х2 x3 x4 Z
j=1 j=2 j=3 j=4
0 0 0 0 0 0 0 0
0 0 0 1 1 0 0 0
0 0 1 0 1 0 0 0
0 0 1 1 1 1 0 0
0 1 0 0 1 0 0 0
0 1 0 1 1 1 0 0
0 1 1 0 1 1 0 0
0 1 1 1 1 1 1 0
1 0 0 0 1 0 0 0
1 0 0 1 1 1 0 0
1 0 1 0 1 1 0 0
1 0 1 1 1 1 1 0
1 1 0 0 1 1 0 0
1 1 0 1 1 1 1 0
1 1 1 0 1 1 1 0
1 1 1 1 1 1 1 1

С учетом данных, приведенных в таблице, можно записать

где j есть номер момента времени tj (фиг.2). Таким образом, на выходе предлагаемого логического вычислителя получим

Здесь τ1, …, τn есть простые симметричные булевы функции (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974). При этом длительность такта вычисления не превышает Δt.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель реализует любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, при отсутствии зависимости между длительностью такта вычисления и количеством последних и имеет меньший по сравнению с прототипом аппаратурный состав. Дополнительным достоинством предлагаемого логического вычислителя является отсутствие имеющейся в прототипе функциональной связи с шиной единичного потенциала.

Логический вычислитель, предназначенный для реализации любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, содержащий n замыкающих, n размыкающих ключей, n D-триггеров и n элементов ИЛИ-НЕ, вторые входы которых объединены и образуют первый управляющий вход логического вычислителя, подключенного вторым управляющим и i-м информационным входами соответственно к тактовому входу и входу данных i-го D-триггера, вход сброса и неинвертирующий выход которого соединены соответственно с выходом i-го элемента ИЛИ-НЕ и управляющим входом i-х размыкающего, замыкающего ключей, выходы которых объединены, а выход предыдущего размыкающего ключа соединен с входом последующего размыкающего ключа, отличающийся тем, что входы i-х размыкающего, замыкающего ключей, вход первого и выход n-го размыкающих ключей соединены соответственно с первым входом i-го элемента ИЛИ-НЕ, неинвертирующим выходом i-го D-триггера, шиной нулевого потенциала и выходом логического вычислителя.



 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано для вычисления логических функций в отказоустойчивой аппаратуре. Техническим результатом является сокращение аппаратных затрат при реализации систем логических функций большого количества переменных.

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих параллельно-конвейерных умножителей. Техническим результатом является повышение скорости вычисления.

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих параллельно-конвейерных делителей, обрабатывающих массивы положительных целых чисел.

Изобретение относится к области вычислительной техники, а именно к вычислительным системам на основе микропроцессоров с блоками вещественной и специализированной комплексной арифметики, включающими в себя подблоки операции умножения с накоплением.

Изобретение предназначено для реализации симметричных логических функций и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов.

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах для осуществления вычислений в формате с плавающей запятой.

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах для осуществления вычислений в формате с плавающей запятой.

Изобретения относятся к области информатики и вычислительной техники и могут быть использованы в различных технологиях, требующих обработки сигналов, например в технологиях обработки и преобразования информационных сообщений.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. .

Изобретение относится к системам и способам расчета и назначения приоритета антивирусной проверки различных объектов. .

Изобретение относится к области цифровой вычислительной техники и устройствам цифровой автоматики. Техническим результатом является повышение быстродействия выполнения ЭВО при минимальных затратах оборудования. Устройство содержит в каждом двоичном разряде один RS-триггер, семь логических элементов И, пять элементов ИЛИ, четыре элемента НЕ, информационный вход, первый и второй информационные выходы, шесть входов управления. Способ и устройство для его реализации обеспечивают выполнение таких логических операций, как прием кода в триггеры регистра, инвертирование кода всех триггеров регистра, операция сдвига принятого кода влево, операция сложения по модулю два, логическое сложение двух двоичных кодов, логическое умножение 7. н.п. ф-лы, 1 ил.

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах в качестве арифметического блока. Техническим результатом является увеличение быстродействия, а также возможность реализации функции устройства для деления и устройства для извлечения квадратного корня в едином устройстве. Устройство позволяет производить операцию деления и извлечения квадратного корня в формате с плавающей точкой в соответствии со стандартом IEЕЕ 754 с одинарной и двойной точностью. Причем входные операнды могут быть представлены в формате с плавающей точкой как одинарной, так и двойной точности. Устройство содержит блок выделения степени и мантиссы входных операндов, схему управления 3-ступенчатым конвейером блока входных регистров, блок входных регистров, схему управления блока сумматоров и блока умножителей, блок умножителей, блок сумматоров, блок формирования результатов вычисления. 1 ил., 1 табл.

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство арифметической обработки дискретной информации. Техническим результатом является обеспечение формирования двоичного кода суммы двух трехразрядных чисел, задаваемых двоичными сигналами. Устройство содержит восемь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и шесть элементов И. 1 ил., 1 табл.

Группа изобретений относится к вычислительной технике и может быть использована при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых с применением арифметических аксиом троичной системы счисления f(+1,0,-1). Техническим результатом является повышение быстродействия. В одном из вариантов функциональная структура выполнена с использованием логических элементов И, ИЛИ, НЕ. 4 н.п. ф-лы.

Изобретение относится к вычислительной технике и может быть использовано при создании баз данных. Техническим результатом является оптимизация процесса формирования квазиструктурированных моделей фактографического информационного наполнения документов. Способ формирования квазиструктурированных моделей фактографического информационного наполнения документов заключается в определении параметров эффекта и целевой функции. В качестве параметров эффекта выбирают валидацию модели, степень детализации модели, равномерность распределения структурных единиц по документу, насыщенность структурных единиц в документе, гибкость модели. В качестве целевой функции выбирают свертку параметров эффекта. Вычисляют значения всех параметров эффекта и целевой функции для каждого документа, затем вычисляют среднее значение целевой функции. Анализируют контент структурных единиц полученной модели с целью внесения изменений и вычисляют значения параметров эффекта и целевой функции для каждого документа, затем вычисляют среднее значение целевой функции. Сравнивают средние значения целевой функции. Если среднее значение целевой функции снизилось, то новая скорректированная модель оптимальна. 5 з.п. ф-лы, 1 ил.

Устройство предназначено для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит двенадцать мажоритарных элементов. 1 ил.

Устройство предназначено для реализации любой из четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов, и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит пять мажоритарных элементов. 1 ил.

Группа изобретений относится к области микроэлектроники и вычислительной технике и может быть использована для построения высокопроизводительных вычислительных систем для обработки потоков данных в режиме реального времени. Техническим результатом является повышение эффективности вычислений за счет распараллеливания прикладных вычислительных алгоритмов. Устройство содержит наборы внешних одноразрядных входов и выходов, регистр кода настройки, входной коммутатор, блок обработки данных и выходной коммутатор, управляемые соответствующими полями кода настройки, причем входной и выходной коммутаторы и блок обработки данных управляются парами альтернативных полей кода настройки, выбор одного из которых обеспечивается соответствующим многоразрядным мультиплексором, управляемым одноразрядным сигналом переменной условия. 2 н. и 5 з.п. ф-лы, 6 ил.

Способ формирования логико-динамического процесса преобразования условно минимизированных структур аргументов аналоговых сигналов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min в функциональной структуре сумматора ±f1(σru)min без сквозного переноса f1(±←←) и технологическим циклом ∆tσ → 5∙f(&)-и пять условных логических функций f(&)-и, реализованный с применением процедуры одновременного преобразования аргументов слагаемых посредством арифметических аксиом троичной системы счисления fru(+1,0,-1) и функциональные структуры для его реализации (вариант русской логики) // 2523876
Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических процедур суммирования и умножения условно минимизированных аргументов аналоговых сигналов слагаемых. Техническим результатом является повышение быстродействия. В одном из вариантов функциональная структура реализована на логических элементах И, ИЛИ, ИЛИ-НЕ, И-НЕ. 5 н.п. ф-лы.

Изобретение относится к средствам информатики и вычислительной техники и может быть использовано для синтеза арифметико-логических устройств, для создания быстродействующих и производительных цифровых устройств суммирования и вычитания чисел в двоичной системе счисления в прямых кодах. Техническим результатом является повышение быстродействия устройства, снижение аппаратных затрат. Устройство содержит блок ввода чисел, блок компарации, блок регистра большего числа, блок суммирования-вычитания, блок регистра меньшего числа, блок регистра результата, блок управления. 12 ил.
Наверх