Логический элемент "2-и" с многозначным внутренним представлением сигналов

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных системах автоматического управления, передачи информации. Техническим результатом является повышение быстродействия и создание элементной базы вычислительных устройств, работающих на принципах многозначной линейной алгебры. Устройство содержит входные коммутаторы кванта тока I0, управляемые источниками входных логических напряжений, токовые зеркала, входы которых соединены с соответствующими токовыми выходами входных коммутаторов квантов тока I0, источник опорного тока, каскад экстракции выходного логического токового сигнала устройства. 7 з.п. ф-лы, 12 ил.

 

Предлагаемое изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления, передачи информации и т.п.

В различных вычислительных и управляющих системах широко используются логические элементы «2-И» (ЛЭ), реализованные на основе эмиттерно-связанной логики [1-12], работающие по законам Булевой алгебры и имеющие по выходу два логических состояния «0» и «1», характеризующихся низким и высоким потенциалами.

В работе [13], а также монографиях соавтора настоящей заявки [14-15] показано, что Булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока. Заявляемое устройство «2-И» относится к этому типу логических элементов.

Ближайшим прототипом заявляемого устройства является логический элемент «2-И», представленный в патенте US 3.508.076, fig.1. Он содержит первый 1 и второй 2 входные коммутаторы кванта тока I0, управляемые источниками входных логических напряжений 3 и 4.

Существенный недостаток известного логического элемента «2-И» состоит в том, что он, используя потенциальные двоичные сигналы, обладает усложненной структурой связей, нелинейностью рабочих режимов элементов и критичностью параметров структуры ЛЭ и входных сигналов, что в конечном итоге приводит к снижению его быстродействия.

Основная задача предлагаемого изобретения состоит в создании логического элемента «2-И», в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов, определяемой состоянием входных потенциальных двоичных сигналов. В конечном итоге это позволяет повысить быстродействие и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [14-15].

Поставленная задача решается тем, что в логическом элементе «2-И» (фиг.1), содержащем первый 1 и второй 2 входные коммутаторы кванта тока I0, управляемые источниками входных логических напряжений 3 и 4, предусмотрены новые элементы и связи - в схему введены первое 5 и второе 6 токовые зеркала, входы которых соединены с соответствующими токовыми выходами 7, 8 входных 1 и 2 коммутаторов квантов тока I0, между объединенными выходами первого 5 и второго 6 токовых зеркал и первой 9 шиной источника питания 10 включен источник опорного тока 11, причем объединенные выходы первого 5 и второго 6 токовых зеркал подключены к каскаду 12 экстракции выходного логического токового сигнала устройства.

Схема логического элемента «2-И»-прототипа показана на фиг.1. На фиг.2 представлена схема заявляемого устройства в соответствии с п.1, п.2, п.4, п.5, п.6 и п.7 формулы изобретения.

На фиг.3 приведена одна из возможных схем первого 1 (или второго 2) входных коммутаторов кванта тока I0.

На фиг.4 приведена схема первого 1 (или второго 2) входных коммутаторов кванта тока I0, реализованного в соответствии с п.2, п.3 формулы изобретения.

На фиг.5 приведена схема логического элемента фиг.2, в котором входные коммутаторы 1, 2 квантов тока I0 реализованы на основе дифференциальных каскадов фиг.4 (п.2, п.3 формулы изобретения).

На фиг.6 представлена схема логического элемента «2-И» в соответствии с п.8; п.9 формулы изобретения.

На фиг.7 показана схема неинвертирующего элемента «2-И» в среде компьютерного моделирования Cadance на моделях SiGe транзисторов.

На фиг.8 представлен переходный процесс на входах и выходах ЛЭ фиг.7 при подаче на входы синфазных сигналов (X1=1, X2=1; X1=0, Х2=0), а на чертеже фиг.9 - переходный процесс на входах и выходах ЛЭ фиг.7 при подаче на входы прямоугольных импульсов, сдвинутых относительно друг друга на 90 градусов (X1=1, Х2=0).

На фиг.10 представлен переходный процесс на входах и выходах ЛЭ «2-И» фиг.7 при подаче на входы синфазных сигналов в увеличенном масштабе.

На фиг.11 показана зависимость выходного тока ЛЭ «2-И» от величины входного напряжения, а на чертеже фиг.12 - зависимость выходного напряжения на потенциальном выходе 26 от величины входного напряжения.

Логический элемент «2-И» фиг.2 содержит первый 1 и второй 2 входные коммутаторы кванта тока I0, управляемые источниками входных логических напряжений 3 и 4. В схему введены первое 5 и второе 6 токовые зеркала, входы которых соединены с соответствующими токовыми выходами 7, 8 входных 1 и 2 коммутаторов квантов тока I0, между объединенными выходами первого 5 и второго 6 токовых зеркал и первой 9 шиной источника питания 10 включен источник опорного тока 11, причем объединенные выходы первого 5 и второго 6 токовых зеркал подключены к каскаду 12 экстракции выходного логического токового сигнала устройства.

Кроме этого, на фиг.2 в соответствии с п.4, п.5, п.6, п.7 формулы изобретения каскад 12 экстракции выходного токового логического сигнала содержит первый 21 и второй 23 входные транзисторы, базы которых соединены с источником опорного напряжения 20, эмиттеры связаны с входом каскада 12 экстракции выходного логического сигнала, а коллекторы соединены соответственно с первым 22 и вторым 24 токовыми выходами каскада 12 экстракции выходного логического токового сигнала устройства. Между эмиттером и базой первого 21 входного транзистора каскада 12 экстракции выходного токового логического сигнала и источником опорного напряжения 20 включен дополнительный двухполюсник 25, а объединенные токовые выходы первого 5 и второго 6 токовых зеркал соединены с потенциальным логическим выходом устройства 26.

На фиг.3 показан частный случай построения входных коммутаторов 1, 2 квантов тока I0, которые реализованы на транзисторах 13, 15 и р-n переходе 16.

На фиг.4 в соответствии с п.2, п.3 формулы изобретения каждый из входных коммутаторов 1, 2 кванта тока I0, управляемых источниками входных логических напряжений 3, (4), выполнен в виде дифференциальных каскадов на первом 17 и втором 18 входных транзисторах, эмиттеры которых связаны с источником 19 кванта тока I0, база первого 17 входного транзистора соединена с источником входного логического напряжения 3, (4), база второго 18 входного транзистора соединена с источником опорного напряжения 20, причем коллекторы первого 17 и второго 18 входных транзисторов соединены с инвертирующеми ( 7 ¯ ) ( 8 ¯ ) и неинвертирующеми 7 (8) токовыми выходами и каждого из входных коммутаторов 1 и 2 кванта тока I0.

На фиг.5 показана схема ЛЭ «2-И» фиг.2 для случая, когда в качестве входных коммутаторов 1, 2 квантов тока I0 используются дифференциальные каскады фиг.4.

На фиг.6 в соответствии с п.8 формулы изобретения каскад 12 экстракции выходного логического токового сигнала устройства содержит первый 27 и второй 28 встречно-параллельно соединенные р-n- переходы, включенные между потенциальным 26 выходом устройства и источником опорного напряжения 20. В соответствии с п.9 формулы изобретения (фиг.6) в качестве встречно-параллельно соединенных первого 27 и второго 28 р-n-переходов используются светодиоды первого 29 и второго 30 оптронов, фотоприемники которых являются оптическими экстракторами выходного логического токового сигнала устройства.

Рассмотрим работу предлагаемой схемы ЛЭ фиг.2.

Синтез логической функции «2-И» производится на основе ее многозначного аналога, описываемого выражением

где k - значность логики, Р((х1+x2)>а) предикат [14, 15];

x1, x2 - входные логические сигналы.

Реализация предиката в соответствии с (1) производится сложением токовых сигналов с выходов токовых зеркал 5 и 6 и вычитанием из этой суммы кванта тока, формируемого опорным источником 11. При этом выходное значение предиката соответствует логическому нулю (отсутствие тока), если сумма x1+x2 меньше либо равна единице, и соответствует логической единице (наличие кванта тока), если сумма x12 больше единицы.

На вход логического элемента «2-И» от источников входных логических напряжений 3 и 4 поступают сигналы, управляющие состоянием ключей S1 и S2 входных коммутаторов кванта тока 1 и 2, которые передают кванты тока I0 на входы токовых зеркал 5 и 6.

В выключенном состоянии каждый ключ S1, S2 отключен от входа соответствующего токового зеркала. При этом выходные токи токовых зеркал 5 и 6 и их сумма на выходе 26 равны нулю. При включенном состоянии одного из ключей значение тока на выходе соответствующего токового зеркала равно кванту вытекающего тока, а сумма их токов равна единице. При включенном состоянии обоих ключей значения токов на выходах токовых зеркал 5 и 6 равны кванту вытекающего тока, а сумма их токов равна двум единицам. Из указанной суммы токов вычитается квант тока источника тока источника 11. При этом разность принимается равной «0» (для выхода 22), если сумма токов зеркал меньше или равна «1» (для выхода 22), если сумма токов зеркал 5 и 6 равна «2». Этот результат вычитания поступает через транзистор 21 на выход 22. Транзистор 23 предназначен для организации пути тока источника кванта тока 11 при нулевых выходных токах обоих токовых зеркал 5 и 6.

Алгебраическая сумма указанных токов с выхода 26 поступает в эмиттеры транзисторов 21 и 23, с коллекторов которых снимаются токи, эквивалентные логическим состояниям элемента «2-И» в прямой (выход 22) и инверсной (выход 24) формах.

Как видно из приведенного описания? реализация логической функции «2-И» здесь производится формированием алгебраической суммы квантов тока и выделением определенных значений этой суммы токов. Все элементы приведенной схемы работают в активном режиме, предполагающем отсутствие насыщения в процессе переключений, что повышает общее быстродействие схемы. Кроме того, использование многозначного внутреннего представления сигналов повышает информативность линий связи, что уменьшает их количество. Использование стабильных значений квантов тока, а также определение выходного сигнала разностью этих токов обеспечивает малую зависимость функционирования схемы от внешних дестабилизирующих факторов (девиация питающего напряжения, радиационное и температурное воздействия, синфазная помеха и др.).

Другие варианты предлагаемых схем ЛЭ «2-И» работают аналогично.

Отличием логического элемента по схеме фиг.5 является реализация входных коммутаторов квантов тока 1 и 2 (токовых ключей S1 и S2) в виде дифференциальных каскадов. Вариант такой реализации приведен на фиг.4. Здесь дифференциальный каскад производит коммутацию кванта тока I0. При этом источник тока 19 при любом состоянии входного логического сигнала не выходит из активного режима, что повышает быстродействие схемы.

Отличием логического элемента по схеме фиг.6 является реализация каскада экстракции выходного логического токового сигнала в виде светодиодов оптронов 27 и 28, которые могут управлять транзисторами или передавать соответствующий оптический сигнал в оптоволокно. Такое решение обеспечивает простоту перехода к использованию токового представления сигналов во внутренних частях устройства.

Показанные на фиг.8, фиг.12 результаты моделирования подтверждают указанные свойства заявляемых схем. Следует отметить, что кратковременные импульсы на выходе ЛЭ, возникающие в момент переключения входных сигналов (фиг.9), характерные и для других известных логических элементов, определяются различными временами переключения входных коммутаторов квантов тока 1, 2 и могут быть устранены в реальных схемах средствами технологии.

Таким образом, рассмотренные схемотехнические решения логического элемента «2-И» характеризуются многозначным состоянием внутренних сигналов и двоичным представлением сигнала на его токовом выходе и могут быть положены в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является Булева алгебра.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. Авторское свидетельство СССР SU 892729.

2. Патентная заявка WO 2004/112247.

3. Патент US 4.001.603.

4. Патент US 4.359.653.

5. Патент US 6.157.693, fig.5.

6. Патент US 5.216.295.

7. Патент US 3.758.791, fig.5.

8. Патент US 4.593.211.

9. Патент US 4.347.446.

10. Патент US 4.516.039, fig.5.

11. Патент US 4.970.416.

12. Патент US 4.605.871, fig.2.

13. Малюгин В.Д. Реализация Булевых функций арифметическими полиномами. // Автоматика и телемеханика, 1982. №4. С.84-93.

14. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел. // Монография. - Таганрог: ТРТУ, 2001. - 147 с.

15. Чернов Н.И. Линейный синтез цифровых структур АСОИУ. // Учебное пособие Таганрог. - ТРТУ, 2004 г., 118 с.

1. Логический элемент «2-И» с многозначным внутренним представлением сигналов, содержащий первый (1) и второй (2) входные коммутаторы кванта тока I0, управляемые источниками входных логических напряжений (3) и (4), отличающийся тем, что в схему введены первое (5) и второе (6) токовые зеркала, входы которых соединены с соответствующими токовыми выходами (7), (8) входных (1) и (2) коммутаторов квантов тока I0, между объединенными выходами первого (5) и второго (6) токовых зеркал и первой (9) шиной источника питания (10) включен источник опорного тока (11), причем объединенные выходы первого (5) и второго (6) токовых зеркал подключены к каскаду (12) экстракции выходного логического токового сигнала устройства.

2. Логический элемент «2-И» с многозначным внутренним представлением сигналов по п.1, отличающийся тем, что каждый из входных коммутаторов (1), (2) кванта тока I0, управляемых источниками входных логических напряжений (3), (4), выполнен в виде дифференциальных каскадов на первом (17) и втором (18) входных транзисторах, эмиттеры которых связаны с источником (19) кванта тока I0, база первого (17) входного транзистора соединена с источником входного логического напряжения (3), (4), база второго (18) входного транзистора соединена с источником опорного напряжения (20), причем коллектор первого (17) входного транзистора соединен с инвертирующими токовыми выходами (7) (8) каждого из входных коммутаторов (1) и (2) кванта тока I0.

3. Логический элемент «2-И» с многозначным внутренним представлением сигналов по п.1, отличающийся тем, что каждый из входных коммутаторов (1) и (2) кванта тока I0, управляемых источниками входных логических напряжений (3), (4), выполнен в виде дифференциальных каскадов на первом (17) и втором (18) входных транзисторах, эмиттеры которых связаны с источником (19) кванта тока I0, база первого (17) входного транзистора соединена с источником входного логического напряжения (3), (4), база второго (18) входного транзистора соединена с источником опорного напряжения (20), причем коллектор второго (18) входного транзистора соединен с неинвертирующими токовыми выходами (7), (8) каждого из входных коммутаторов (1) и (2) кванта тока I0.

4. Логический элемент «2-И» с многозначным внутренним представлением сигналов по п.1, отличающийся тем, что каскад (12) экстракции выходного токового логического сигнала содержит первый (21) входной транзистор, база которого соединена с источником опорного напряжения (20), эмиттер связан с входом каскада (12) экстракции выходного логического сигнала, а коллектор соединен с первым (22) токовым выходом каскада (12) экстракции выходного логического токового сигнала устройства.

5. Логический элемент «2-И» с многозначным внутренним представлением сигналов по п.1, отличающийся тем, что каскад (12) экстракции выходного логического токового сигнала устройства содержит второй (23) входной транзистор, база которого соединена с источником опорного напряжения (20), эмиттер связан с входом каскада (12) экстракции логического выходного сигнала устройства, а коллектор соединен со вторым (24) токовым выходом каскада (12) экстракции выходного логического токового сигнала устройства.

6. Логический элемент «2-И» с многозначным внутренним представлением сигналов по п.4 или 5, отличающийся тем, что между эмиттером и базой первого (21) входного транзистора каскада (12) экстракции выходного токового логического сигнала и источником опорного напряжения (20) включен дополнительный двухполюсник (25).

7. Логический элемент «2-И» с многозначным внутренним представлением сигналов по п.1, отличающийся тем, что объединенные токовые выходы первого (5) и второго (6) токовых зеркал соединены с потенциальным логическим выходом устройства (26).

8. Логический элемент «2-И» с многозначным внутренним представлением сигналов по п.1, отличающийся тем, что каскад (12) экстракции выходного логического токового сигнала устройства содержит первый (27) и второй (28) встречно-параллельно соединенные p-n-переходы, включенные между потенциальным (26) выходом устройства и источником опорного напряжения (20), причем в качестве встречно-параллельно соединенных первого (27) и второго (28) p-n-переходов используются соответствующие светодиоды первого (29) и второго (30) оптронов, катод светодиода первого (29) оптрона и анод светодиода второго (30) оптрона соединены с потенциальным (26) выходом устройства, а катод светодиода первого (29) оптрона и анод светодиода второго (30) оптрона подключены к источнику опорного напряжения (20).



 

Похожие патенты:

Изобретение относится к области вычислительной техники, автоматики и может быть использовано в различных цифровых структурах и системах автоматического управления, передачи информации.

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления, передачи информации.

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано в системах аналоговой вычислительной техники как средство предварительной обработки информации.

Изобретение относится к логическим полупроводниковым К-МОП интегральным схемам. .

Изобретение относится к вычислительной технике. .

Изобретение относится к вычислительной технике и может быть использовано для реализации как логических, так и арифметических операций с дискретными и аналоговыми значениями нулей и единиц.

Изобретение относится к области вычислительной техники и может быть использовано для реализации КМДП логических устройств конвейерного типа. .

Изобретение относится к цифровой технике и может использоваться для выполнения логической функции инвертирования в троичных устройствах. .

Изобретение относится к вычислительной технике и может быть использовано для реализации как логических, так и арифметических операций с дискретными и аналоговыми значениями нулей и единиц.

Изобретение относится к электронике, автоматике, измерительной и вычислительной технике и может быть использовано в высокоскоростных аналоговых и цифровых устройствах, в частности в электронных вычислительных машинах (ЭВМ) с элементами искусственного интеллекта.

Изобретение относится к области вычислительной техники и может быть использовано для реализации каскадных логических устройств конвейерного типа. Техническим результатом является уменьшение потребляемой мощности. Тактируемый логический элемент И-ИЛИ содержит предзарядовый транзистор 1 p-типа, тактовый транзистор 2 n-типа, тактовый транзистор 3 p-типа, логический транзистор 4 p-типа и логический блок 5, содержащий ключевые цепи 6-7, включенные параллельно между выходом 8 логического блока 5 и тактовой шиной 9. Каждая ключевая цепь состоит из последовательно соединенных транзисторов n-типа, затворы которых подключены к логическим входам 10 элемента. 1 ил.

Изобретение относится к высокочастотной измерительной технике и может быть использовано для создания специализированных вычислительных структур и построения на их основе контроллеров для создания критичных систем управления железнодорожным транспортом. Техническим результатом является повышение надежности работы за счет обеспечения перехода элемента в безопасное состояние в случае попадания на вход смеси сигналов при коротком замыкании в аппаратном устройстве. Устройство содержит смеситель, полосовые фильтры, вычислители огибающей сигнала, аналоговые ключи, сумматоры, пороговые элементы, сумматор по модулю два, элементы И. 1 ил.

Изобретение относится к высокочастотной измерительной технике и может быть использовано для создания специализированных вычислительных структур и построения на их основе контроллеров для создания критичных систем управления железнодорожным транспортом. Техническим результатом является повышение надежности работы за счет обеспечения перехода элемента в безопасное состояние в случае попадания на вход смеси сигналов при коротком замыкании в аппаратном устройстве. Устройство содержит смесители, фильтр верхних частот, сумматоры, полосовые фильтры, вычислители огибающей сигнала, вычитатели, пороговые элементы, аналоговые ключи. 1 ил.

Изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления, передачи и обработки цифровой информации и т.п. Технический результат - повышение быстродействия устройств преобразования информации. Многозначный сумматор по модулю k содержит три токовых входов, три выходных транзисторов с объединенными базами, два источника напряжения смещения, три выходных транзисторов другого типа проводимости с объединенными базами, пять токовых зеркал, две шины источника питания. 4 ил.

Изобретение относится к области информационно-вычислительных сетей и может быть использовано при проектировании сетей связи следующего поколения (NGN). Технический результат заключается в повышении производительности информационно-вычислительных сетей и в увеличении скорости передачи в каналах связи путем преобразования входного потока информационно-вычислительных сетей с произвольным законом распределения интервалов времени между пакетами в заданный закон распределения, в частности в пуассоновский. Объектом преобразования является одномерная плотность распределения интервалов времени между пакетами входного потока. Устройство осуществлено на элементах вычислительной техники: логических элементах И и ИЛИ, буферной памяти, счетчика, счетного триггера, вычислительного устройства. Устройство отличается от известных тем, что можно произвольный входной поток пакетов преобразовать в закон с заданной функцией распределения интервалов времени между пакетами. 3 ил.
Наверх