Комбинационный сумматор



Комбинационный сумматор

 


Владельцы патента RU 2514785:

Общество с ограниченной ответственностью "ИВЛА-ОПТ" (RU)

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство арифметической обработки дискретной информации. Техническим результатом является обеспечение формирования двоичного кода суммы двух трехразрядных чисел, задаваемых двоичными сигналами. Устройство содержит восемь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и шесть элементов И. 1 ил., 1 табл.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны комбинационные сумматоры (см., например, рис.9.2а на стр.98 в книге Браммер Ю.А. Цифровые устройства: Учеб. пособие для вузов / Ю.А.Браммер, И.Н.Пащук. - М.: Высш. шк., 2004 г.), которые формируют двоичный код суммы двух одноразрядных двоичных чисел, задаваемых двоичными сигналами.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных комбинационных сумматоров, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается сложение трехразрядных двоичных чисел, а также элементный базис, образованный логическими элементами трех типов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип комбинационный сумматор (рис.1.346 на стр.56 в книге Шило В.Л. Популярные цифровые микросхемы: Справочник. - М: Радио и связь, 1988 г.), который содержит элемент И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и формирует двоичный код суммы двух одноразрядных двоичных чисел, задаваемых двоичными сигналами.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается сложение трехразрядных двоичных чисел.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения формирования двоичного кода суммы двух трехразрядных двоичных чисел, задаваемых двоичными сигналами, при сохранении элементного базиса прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в комбинационном сумматоре, содержащем элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент И, особенность заключается в том, что в него дополнительно введены семь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и пять элементов И, причем первый и второй входы i-го ( i = 1,6 ¯ ) элемента И соединены соответственно с первым и вторым входами i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, второй входы j-го (j∈{4,5}) и первый, второй входы k-го (k∈{6,8}) элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами (j-3)-го элемента И, (j-2)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выходами {k-1)-го элемента И, (k-1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а первый, второй входы седьмого и первый, второй входы r-го (r=1,3) элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами пятого, третьего элементов И и r-м, (3+r)-м входами комбинационного сумматора, первый, второй, третий и четвертый выходы которого образованы соответственно выходами первого, четвертого, шестого и восьмого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ.

На чертеже представлена схема предлагаемого комбинационного сумматора.

Комбинационный сумматор содержит элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 11, …,18 и элементы И 21, …, 26, причем первый и второй входы элемента 2i ( i = 1,6 ¯ ) соединены соответственно с первым и вторым входами элемента 1i первый, второй входы элемента 1i (j∈{4,5}) и первый, второй входы элемента 1k (k∈{6,8}) соединены соответственно с выходами элементов 2j-3, 1j-2 и 2k-2, 1k-1, а первый, второй входы элемента 17 и первый, второй входы элемента 1r ( i = 1,3 ¯ ) соединены соответственно с выходами элементов 25, 23 и r-м, (3+r)-м входами комбинационного сумматора, первый, второй, третий и четвертый выходы которого образованы соответственно выходами элементов 11, 14, 16 и 18.

Работа предлагаемого комбинационного сумматора осуществляется следующим образом. На его первый, второй, третий и четвертый, пятый, шестой входы подаются соответственно двоичные сигналы a 0, a 1, a 2∈{0,1} и b0, b1, b2∈{0,l}, которые задают трехразрядные двоичные числа A=a 2 a 1 a 0, B=b2b1b0 так, что a 2, b2 и a 0, b0 есть старшие и младшие разряды соответственно. В представленной ниже таблице приведены значения действующих на выходах предлагаемого сумматора сигналов s0,s1,s2,s3 для всех возможных наборов значений сигналов a 0, a 1, a 2, b0, b1, b2.

a 2 a 1 a 0 b2b1b0 s3s2s1s0 a 2 a 1 a 0 b2b1b0 s3s2sls0
1 ООО 000 0000 33 000 100 0100
2 001 000 0001 34 001 100 0101
3 010 000 0010 35 010 100 0110
4 011 000 0011 36 011 100 0111
5 100 000 0100 37 100 100 1000
6 101 000 0101 38 101 100 1001
7 110 000 000 39 110 100 1010
8 111 000 0111 40 111 100 1011
9 000 001 0001 41 000 101 0101
10 001 001 0010 42 001 101 0110
11 010 001 0011 43 010 101 0111
12 011 001 0100 44 011 101 1000
13 100 001 0101 45 100 101 1001
14 101 001 0110 46 101 101 1010
15 по 001 0111 47 110 101 1011
16 111 001 1000 48 111 101 1100
17 000 010 0010 49 000 110 0110
18 001 010 0011 50 001 110 0111
19 010 010 0100 51 010 110 1000
20 011 010 0101 52 011 110 1001
21 100 010 0110 53 100 110 1010
22 101 010 0111 54 101 110 1011
23 110 010 1000 55 110 110 1100
24 111 010 1001 56 111 110 1101
25 000 011 0011 57 000 111 0111
26 001 011 0100 58 001 111 1000
27 010 011 0101 59 010 111 1001
28 011 011 0110 60 011 111 1010
29 100 011 0111 61 100 111 1011
30 101 011 1000 62 101 111 1100
31 110 011 1001 63 110 111 1101
32 111 011 1010 64 111 111 1110

Таким образом, на выходах предлагаемого сумматора получим четырехразрядное двоичное число S=s3s2s1s0=A+B.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый комбинационный сумматор построен в элементном базисе прототипа и обладает более широкими по сравнению с прототипом функциональными возможностями, поскольку формирует двоичный код суммы двух трехразрядных двоичных чисел, задаваемых двоичными сигналами.

Комбинационный сумматор, содержащий элемент И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и отличающийся тем, что в него дополнительно введены семь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и пять элементов И, причем первый и второй входы i-го ( i = 1,6 ¯ ) элемента И соединены соответственно с первым и вторым входами i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, второй входы j-го (j∈{4,5}) и первый, второй входы k-го (k∈{6,8}) элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами (j-3)-го элемента И, (j-2)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выходами (k-2)-го элемента И, (k-1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а первый, второй входы седьмого и первый, второй входы r-го ( r = 1,3 ¯ ) элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами пятого, третьего элементов И и r-м, (3+r)-м входами комбинационного сумматора, первый, второй, третий и четвертый выходы которого образованы соответственно выходами первого, четвертого, шестого и восьмого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ.



 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах в качестве арифметического блока. Техническим результатом является увеличение быстродействия, а также возможность реализации функции устройства для деления и устройства для извлечения квадратного корня в едином устройстве.

Изобретение относится к области цифровой вычислительной техники и устройствам цифровой автоматики. Техническим результатом является повышение быстродействия выполнения ЭВО при минимальных затратах оборудования.

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат.

Изобретение относится к вычислительной технике и может быть использовано для вычисления логических функций в отказоустойчивой аппаратуре. Техническим результатом является сокращение аппаратных затрат при реализации систем логических функций большого количества переменных.

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих параллельно-конвейерных умножителей. Техническим результатом является повышение скорости вычисления.

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих параллельно-конвейерных делителей, обрабатывающих массивы положительных целых чисел.

Изобретение относится к области вычислительной техники, а именно к вычислительным системам на основе микропроцессоров с блоками вещественной и специализированной комплексной арифметики, включающими в себя подблоки операции умножения с накоплением.

Изобретение предназначено для реализации симметричных логических функций и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов.

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах для осуществления вычислений в формате с плавающей запятой.

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах для осуществления вычислений в формате с плавающей запятой.

Группа изобретений относится к вычислительной технике и может быть использована при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых с применением арифметических аксиом троичной системы счисления f(+1,0,-1). Техническим результатом является повышение быстродействия. В одном из вариантов функциональная структура выполнена с использованием логических элементов И, ИЛИ, НЕ. 4 н.п. ф-лы.

Изобретение относится к вычислительной технике и может быть использовано при создании баз данных. Техническим результатом является оптимизация процесса формирования квазиструктурированных моделей фактографического информационного наполнения документов. Способ формирования квазиструктурированных моделей фактографического информационного наполнения документов заключается в определении параметров эффекта и целевой функции. В качестве параметров эффекта выбирают валидацию модели, степень детализации модели, равномерность распределения структурных единиц по документу, насыщенность структурных единиц в документе, гибкость модели. В качестве целевой функции выбирают свертку параметров эффекта. Вычисляют значения всех параметров эффекта и целевой функции для каждого документа, затем вычисляют среднее значение целевой функции. Анализируют контент структурных единиц полученной модели с целью внесения изменений и вычисляют значения параметров эффекта и целевой функции для каждого документа, затем вычисляют среднее значение целевой функции. Сравнивают средние значения целевой функции. Если среднее значение целевой функции снизилось, то новая скорректированная модель оптимальна. 5 з.п. ф-лы, 1 ил.

Устройство предназначено для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит двенадцать мажоритарных элементов. 1 ил.

Устройство предназначено для реализации любой из четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов, и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит пять мажоритарных элементов. 1 ил.

Группа изобретений относится к области микроэлектроники и вычислительной технике и может быть использована для построения высокопроизводительных вычислительных систем для обработки потоков данных в режиме реального времени. Техническим результатом является повышение эффективности вычислений за счет распараллеливания прикладных вычислительных алгоритмов. Устройство содержит наборы внешних одноразрядных входов и выходов, регистр кода настройки, входной коммутатор, блок обработки данных и выходной коммутатор, управляемые соответствующими полями кода настройки, причем входной и выходной коммутаторы и блок обработки данных управляются парами альтернативных полей кода настройки, выбор одного из которых обеспечивается соответствующим многоразрядным мультиплексором, управляемым одноразрядным сигналом переменной условия. 2 н. и 5 з.п. ф-лы, 6 ил.

Способ формирования логико-динамического процесса преобразования условно минимизированных структур аргументов аналоговых сигналов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min в функциональной структуре сумматора ±f1(σru)min без сквозного переноса f1(±←←) и технологическим циклом ∆tσ → 5∙f(&)-и пять условных логических функций f(&)-и, реализованный с применением процедуры одновременного преобразования аргументов слагаемых посредством арифметических аксиом троичной системы счисления fru(+1,0,-1) и функциональные структуры для его реализации (вариант русской логики) // 2523876
Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических процедур суммирования и умножения условно минимизированных аргументов аналоговых сигналов слагаемых. Техническим результатом является повышение быстродействия. В одном из вариантов функциональная структура реализована на логических элементах И, ИЛИ, ИЛИ-НЕ, И-НЕ. 5 н.п. ф-лы.

Изобретение относится к средствам информатики и вычислительной техники и может быть использовано для синтеза арифметико-логических устройств, для создания быстродействующих и производительных цифровых устройств суммирования и вычитания чисел в двоичной системе счисления в прямых кодах. Техническим результатом является повышение быстродействия устройства, снижение аппаратных затрат. Устройство содержит блок ввода чисел, блок компарации, блок регистра большего числа, блок суммирования-вычитания, блок регистра меньшего числа, блок регистра результата, блок управления. 12 ил.

Изобретение относится к области вычислительной техники и может быть использовано в КМДП интегральных схемах для реализации арифметических устройств. Техническим результатом является повышение надежности. Устройство содержит логические транзисторы n-типа, предзарядовые транзисторы р-типа, инвертирующие элементы, каждый из которых содержит тактовый транзистор р-типа, логический транзистор р-типа и тактовый транзистор n-типа, шину питания, шину земли, логические выводы, логические входы, прямой и инверсный выходы. 1 ил.

Изобретение относится к области вычислительной техники и может быть использовано для перемножения многоразрядных десятичных чисел. Техническим результатом является повышение быстродействия. Способ заключается в следующем: составляют прямоугольную матрицу размером n×m ячеек, в каждой из которых запоминают поразрядные произведения сомножителей n и m, упорядочивают диагональные срезы ячеек прямоугольной матрицы, суммируют на каждом уровне иерархии ранее запомненные произведения, сдвигают поразрядно вверх все старшие разряды просуммированных десятичных чисел на число иерархических уровней, равное порядковому номеру сдвигаемого разряда, суммируют на каждом уровне сдвинутого иерархического построения десятичные числа и формируют результат произведения начиная с младшего разряда путем последовательного считывания одноразрядных чисел. 7 ил.

Группа изобретений относится к вычислительной технике и может быть использована в арифметических процессорах. Техническим результатом является увеличение точности. Процессор принимает по меньшей мере один операнд с плавающей десятичной точкой и выполняет операцию с плавающей десятичной точкой с использованием по меньшей мере одного операнда с плавающей десятичной точкой для предоставления результата с плавающей десятичной точкой. Осуществляется определение того, сохранился ли в результате с плавающей десятичной точкой предпочтительный квант, который указывает значение, представленное в качестве младшего значащего разряда значащей части числа результата с плавающей десятичной точкой. В ответ на определение того, что предпочтительный квант не сохранился, на выходе предоставляется указание о возникновении квантового исключения. 3 н. и 15 з.п. ф-лы, 3 ил.
Наверх