Логический преобразователь



Логический преобразователь
Логический преобразователь
Логический преобразователь

 


Владельцы патента RU 2517720:

Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" (RU)

Устройство предназначено для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит двенадцать мажоритарных элементов. 1 ил.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические преобразователи (см., например, патент РФ 2294007, кл. G06F 7/57, 2007 г.), которые содержат мажоритарные элементы и с помощью константной настройки реализуют любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся большие аппаратурные затраты, обусловленные тем, что, в частности, упомянутый аналог содержит девятнадцать мажоритарных элементов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2440601, кл. G06F 7/57, 2012 г.), который содержит мажоритарные элементы и с помощью константной настройки реализует любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся большие аппаратурные затраты, обусловленные тем, что прототип содержит семнадцать мажоритарных элементов.

Техническим результатом изобретения является уменьшение аппаратурных затрат при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем двенадцать мажоритарных элементов, которые имеют по три входа, особенность заключается в том, что выходы i-го и j-го мажоритарных элементов соединены соответственно с объединенными вторым входом (i+7)-го, третьим входом (i+1)-го мажоритарных элементов и объединенными вторым входом (j-4)-го, третьим входом (j+2)-го мажоритарных элементов, выход восьмого и m-й вход k-го мажоритарных элементов подключены соответственно к второму входу десятого и выходу (k-m)-го мажоритарных элементов, а второй, третий входы и выход одиннадцатого мажоритарного элемента соединены соответственно с выходами двенадцатого, третьего мажоритарных элементов и выходом логического преобразователя, второй, первый и третий настроечные входы которого образованы соответственно первым входом двенадцатого мажоритарного элемента, объединенными первыми входами первого, шестого-девятого, одиннадцатого мажоритарных элементов и объединенными первыми входами второго-пятого, десятого мажоритарных элементов.

На фиг. представлена схема предлагаемого логического преобразователя.

Логический преобразователь содержит мажоритарные элементы 11,…,112, которые имеют по три входа, причем выходы элементов 1i и 1j соединены соответственно с объединенными вторым входом элемента 1i+7, третьим входом элемента 1i+1 и объединенными вторым входом элемента 1j-4, третьим входом элемента 1j+2, выход элемента 18 и m-й вход элемента 1k подключены соответственно к второму входу элемента 110 и выходу элемента 1k-m, а второй, третий входы и выход элемента 111 соединены соответственно с выходами элементов 112, 13 и выходом логического преобразователя, второй, первый и третий настроечные входы которого образованы соответственно первым входом элемента 112, объединенными первыми входами элементов 11, 16,…,19, 111 и объединенными первыми входами элементов 12,…,15, 110.

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первом, втором, третьем настроечных входах фиксируются соответственно необходимые константные управляющие сигналы f1, f2, f3∈{0,1}. На вторые и третьи входы элементов 11, 15; вторые и третьи входы элементов 14, 16; третий вход элемента 110 подаются соответственно двоичные сигналы х1 и х2; х3 и х4; х4. Сигнал на выходе мажоритарного элемента равен 1 (0) только тогда, когда на двух либо на всех входах этого элемента действуют сигналы, равные 1 (0). Следовательно, если на первом входе мажоритарного элемента присутствует 1 (0), то этот элемент будет выполнять операцию ИЛИ (И) над сигналами, действующими на его втором и третьем входах. Таким образом, сигнал на выходе предлагаемого логического преобразователя определяется выражением

где (; •, ∨ - символы операций И, ИЛИ). Согласно (1) имеем

,

где τ1,…,τ5 есть простые симметричные булевы функции пяти аргументов х1,…,x5 (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь с помощью константной настройки реализует любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и обладает меньшими по сравнению с прототипом аппаратурными затратами.

Логический преобразователь, предназначенный для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, содержащий двенадцать мажоритарных элементов, которые имеют по три входа, отличающийся тем, что выходы i-го и j-го мажоритарных элементов соединены соответственно с объединенными вторым входом (i+7)-го, третьим входом (i+1)-го мажоритарных элементов и объединенными вторым входом (j-4)-го, третьим входом (j+2)-го мажоритарных элементов, выход восьмого и m-й вход k-го мажоритарных элементов подключены соответственно к второму входу десятого и выходу (k-m)-го мажоритарных элементов, а второй, третий входы и выход одиннадцатого мажоритарного элемента соединены соответственно с выходами двенадцатого, третьего мажоритарных элементов и выходом логического преобразователя, второй, первый и третий настроечные входы которого образованы соответственно первым входом двенадцатого мажоритарного элемента, объединенными первыми входами первого, шестого-девятого, одиннадцатого мажоритарных элементов и объединенными первыми входами второго-пятого, десятого мажоритарных элементов.



 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано при создании баз данных. Техническим результатом является оптимизация процесса формирования квазиструктурированных моделей фактографического информационного наполнения документов.

Группа изобретений относится к вычислительной технике и может быть использована при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых с применением арифметических аксиом троичной системы счисления f(+1,0,-1).

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство арифметической обработки дискретной информации.

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах в качестве арифметического блока. Техническим результатом является увеличение быстродействия, а также возможность реализации функции устройства для деления и устройства для извлечения квадратного корня в едином устройстве.

Изобретение относится к области цифровой вычислительной техники и устройствам цифровой автоматики. Техническим результатом является повышение быстродействия выполнения ЭВО при минимальных затратах оборудования.

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат.

Изобретение относится к вычислительной технике и может быть использовано для вычисления логических функций в отказоустойчивой аппаратуре. Техническим результатом является сокращение аппаратных затрат при реализации систем логических функций большого количества переменных.

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих параллельно-конвейерных умножителей. Техническим результатом является повышение скорости вычисления.

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих параллельно-конвейерных делителей, обрабатывающих массивы положительных целых чисел.

Изобретение относится к области вычислительной техники, а именно к вычислительным системам на основе микропроцессоров с блоками вещественной и специализированной комплексной арифметики, включающими в себя подблоки операции умножения с накоплением.

Устройство предназначено для реализации любой из четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов, и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит пять мажоритарных элементов. 1 ил.

Группа изобретений относится к области микроэлектроники и вычислительной технике и может быть использована для построения высокопроизводительных вычислительных систем для обработки потоков данных в режиме реального времени. Техническим результатом является повышение эффективности вычислений за счет распараллеливания прикладных вычислительных алгоритмов. Устройство содержит наборы внешних одноразрядных входов и выходов, регистр кода настройки, входной коммутатор, блок обработки данных и выходной коммутатор, управляемые соответствующими полями кода настройки, причем входной и выходной коммутаторы и блок обработки данных управляются парами альтернативных полей кода настройки, выбор одного из которых обеспечивается соответствующим многоразрядным мультиплексором, управляемым одноразрядным сигналом переменной условия. 2 н. и 5 з.п. ф-лы, 6 ил.

Способ формирования логико-динамического процесса преобразования условно минимизированных структур аргументов аналоговых сигналов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min в функциональной структуре сумматора ±f1(σru)min без сквозного переноса f1(±←←) и технологическим циклом ∆tσ → 5∙f(&)-и пять условных логических функций f(&)-и, реализованный с применением процедуры одновременного преобразования аргументов слагаемых посредством арифметических аксиом троичной системы счисления fru(+1,0,-1) и функциональные структуры для его реализации (вариант русской логики) // 2523876
Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических процедур суммирования и умножения условно минимизированных аргументов аналоговых сигналов слагаемых. Техническим результатом является повышение быстродействия. В одном из вариантов функциональная структура реализована на логических элементах И, ИЛИ, ИЛИ-НЕ, И-НЕ. 5 н.п. ф-лы.

Изобретение относится к средствам информатики и вычислительной техники и может быть использовано для синтеза арифметико-логических устройств, для создания быстродействующих и производительных цифровых устройств суммирования и вычитания чисел в двоичной системе счисления в прямых кодах. Техническим результатом является повышение быстродействия устройства, снижение аппаратных затрат. Устройство содержит блок ввода чисел, блок компарации, блок регистра большего числа, блок суммирования-вычитания, блок регистра меньшего числа, блок регистра результата, блок управления. 12 ил.

Изобретение относится к области вычислительной техники и может быть использовано в КМДП интегральных схемах для реализации арифметических устройств. Техническим результатом является повышение надежности. Устройство содержит логические транзисторы n-типа, предзарядовые транзисторы р-типа, инвертирующие элементы, каждый из которых содержит тактовый транзистор р-типа, логический транзистор р-типа и тактовый транзистор n-типа, шину питания, шину земли, логические выводы, логические входы, прямой и инверсный выходы. 1 ил.

Изобретение относится к области вычислительной техники и может быть использовано для перемножения многоразрядных десятичных чисел. Техническим результатом является повышение быстродействия. Способ заключается в следующем: составляют прямоугольную матрицу размером n×m ячеек, в каждой из которых запоминают поразрядные произведения сомножителей n и m, упорядочивают диагональные срезы ячеек прямоугольной матрицы, суммируют на каждом уровне иерархии ранее запомненные произведения, сдвигают поразрядно вверх все старшие разряды просуммированных десятичных чисел на число иерархических уровней, равное порядковому номеру сдвигаемого разряда, суммируют на каждом уровне сдвинутого иерархического построения десятичные числа и формируют результат произведения начиная с младшего разряда путем последовательного считывания одноразрядных чисел. 7 ил.

Группа изобретений относится к вычислительной технике и может быть использована в арифметических процессорах. Техническим результатом является увеличение точности. Процессор принимает по меньшей мере один операнд с плавающей десятичной точкой и выполняет операцию с плавающей десятичной точкой с использованием по меньшей мере одного операнда с плавающей десятичной точкой для предоставления результата с плавающей десятичной точкой. Осуществляется определение того, сохранился ли в результате с плавающей десятичной точкой предпочтительный квант, который указывает значение, представленное в качестве младшего значащего разряда значащей части числа результата с плавающей десятичной точкой. В ответ на определение того, что предпочтительный квант не сохранился, на выходе предоставляется указание о возникновении квантового исключения. 3 н. и 15 з.п. ф-лы, 3 ил.

Настоящее изобретение относится к компьютерным и сетевым технологиям, а именно к поисковым системам в Интернете. Технический результат - повышение эффективности обнаружения мультимедийных потоков реального времени и сокращение времени на сохранение и поддержание данных в актуальном состоянии. Способ проверки веб-страниц на наличие в них мультимедийных потоков реального времени включает: загрузку веб-страницы для проверки по расписанию, анализ загруженных веб-страниц на наличие в них ссылок на мультимедийные потоки, проверку данных потоков для определения их типа, является ли мультимедийный поток потоком реального времени или нет, периодическую проверку ссылок на потоки реального времени, находящихся в БД потоков, для выявления изменений в типе потока, и/или состоянии потока, и/или в характеристиках потока. При этом в расписание добавляют новые ссылки на веб-страницы, на которых выявлены ссылки на мультимедийные потоки реального времени, и/или изменяют период проверки для существующих в расписании ссылок на веб-страницы, для которых выявлены изменения в потоке, и/или изменяют время начала следующей проверки. 2 н. и 22 з.п. ф-лы, 11 табл., 7 ил.

Изобретение относится к области авиационной техники и предназначено для реализации на борту самолета функций аудио- и видеонаблюдения, автоматического сбора данных и регистрации. Техническим результатом является повышение надежности и улучшение контролепригодности. Система дополнительно содержит: пульт управления, обеспечивающий функции микшера аудиосигналов от первого и второго ненаправленных зональных микрофонов для последующей передачи и регистрации в переднем и в заднем многоцелевых защищенных бортовых накопителях, а также функции коммутатора сети Ethernet, к которой подключены передний и задний многоцелевые защищенные бортовые накопители, видеокамера, комбинированный блок сбора полетных данных и беспроводной блок передачи данных; по меньшей мере один высокоскоростной канал информационного обмена, по которому передается видеосигнал от многофункциональных индикаторов на комбинированный блок сбора полетных данных для преобразования и последующей передачи через коммутируемую бортовую сеть на передний и задний многоцелевые защищенные бортовые накопители. 5 з.п. ф-лы, 1 ил.

Изобретение относится к средствам векторных вычислений деления/обращения удвоенной точности на вычислительных платформах с одним потоком команд и множеством потоков данных (SIMD). Технический результат заключается в увеличении производительности векторных вычислений. Множество SIMD-полос предназначены для обработки одного элемента из множества данных, сохраненных в памяти, в соответствии с SIMD-инструкцией. Масштабируют множество аргументов для генерирования множества соответствующих масштабированных аргументов. Перемножают множество масштабированных аргументов для генерирования первого значения. Масштабируют порядковую часть и мантиссовую часть первого значения из множества значений данных для соответственного генерирования второго значения и третьего значения. Обращают второе значение и третье значение для соответственного генерирования четвертого значения и пятого значения. Перемножают четвертое значение и пятое значение для генерирования обратной версии первого значения. 3 н. и 14 з.п. ф-лы, 7 ил.
Наверх