Логический преобразователь



Логический преобразователь
Логический преобразователь

 


Владельцы патента RU 2518669:

Общество с ограниченной ответственностью "ИВЛА-ОПТ" (RU)

Устройство предназначено для реализации любой из четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов, и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит пять мажоритарных элементов. 1 ил.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические преобразователи (см., например, патент РФ 2281545, кл. G06F 7/57, 2006 г.), которые содержат мажоритарные элементы и с помощью константной настройки реализуют любую из четырех простых симметричных булевых функций τ1=x1∨x2∨x3∨x4, τ2=x1x2∨x1x3∨x1x4∨x2x3∨x2x4∨x3x4, τ3=x1x2x3∨x1x2x4∨x1x3x4∨x2x3x4, τ4=x1x2x3x4, зависящих от четырех аргументов - входных двоичных сигналов x1, x2, x3, x4∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся большие аппаратурные затраты, обусловленные тем, что, в частности, упомянутый аналог содержит семь мажоритарных элементов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2417404, кл. G06F7/57, 2011 г.), который содержит мажоритарные элементы и с помощью константной настройки реализует любую из четырех простых симметричных булевых функций τ1=x1∨x2∨x3∨x4, τ2=x1x2∨x1x3∨x1x4∨x2x3∨x2x4∨x3x4, τ3=x1x2x3∨x1x2x4∨x1x3x4∨x2x3x4, τ4=x1x2x3x4, зависящих от четырех аргументов - входных двоичных сигналов x1, x2, x3, x4∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся большие аппаратурные затраты, обусловленные тем, что прототип содержит шесть мажоритарных элементов.

Техническим результатом изобретения является уменьшение аппаратурных затрат при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем пять мажоритарных элементов и подключенном первым, вторым информационными входами соответственно ко второму, третьему входам первого мажоритарного элемента, выход которого соединен со вторым входом третьего мажоритарного элемента, подключенного первым входом к первому входу четвертого мажоритарного элемента и первому настроечному входу логического преобразователя, особенность заключается в том, что первый, второй и третий информационные входы логического преобразователя соединены соответственно с первым, вторым входами второго и объединенными третьими входами второго, третьего мажоритарных элементов, четвертый информационный и первый, второй настроечные входы логического преобразователя подключены соответственно к третьему входу четвертого и первым входам первого, пятого мажоритарных элементов, а выходы второго, третьего, четвертого и пятого мажоритарных элементов соединены соответственно со вторыми входами четвертого, пятого, третьим входом пятого мажоритарных элементов и выходом логического преобразователя.

На чертеже представлена схема предлагаемого логического преобразователя.

Логический преобразователь содержит мажоритарные элементы 11, …, 15, причем объединенные второй вход элемента 11, первый вход элемента 12, объединенные третий вход элемента 11, второй вход элемента 12, объединенные третьи входы элементов 12, 13 и объединенные первые входы элементов 11, 13, 14 образуют соответственно первый, второй, третий информационные и первый настроечный входы логического преобразователя, а выходы элементов 1i ( i = 1,3 ¯ ) и 14 соединены соответственно со вторым входом элемента 1i+2 и третьим входом элемента 15, подключенного первым входом и выходом соответственно к второму настроечному входу и выходу логического преобразователя, четвертый информационный вход которого соединен с третьим входом элемента 14.

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первый, …, четвертый информационные и первый, второй настроечные входы подаются соответственно двоичные сигналы x1, …, x4∈{0,1} и сигналы f1, f2∈{0,1} константной настройки. На выходе мажоритарного элемента 1k ( k = 1,5 ¯ ) имеем Maj(a k1, a k2, a k3)=ak1 ak2ak1 ak3, где ak1, ak2, ak3 и ∨, • есть соответственно сигналы на его первом, втором, третьем входах и символы операций ИЛИ, И. Следовательно, сигнал на выходе элемента 15 определяется выражением

Z = ( x 1 * f 1 x 2 * f 1 x 3 ) * f 2 ( x 4 * f 1 ( x 1 x 2 x 1 x 3 x 2 x 3 ) ) ,

где

* f q = {   п р и   f q = 1   п р и   f q = 0   ( q = 1,2 ¯ ) .

Таким образом, на выходе предлагаемого преобразователя получим

Z = { x 1 x 2 x 3 x 4 x 1 x 2 x 1 x 3 x 2 x 3 = x 1 x 2 x 3 x 4   п р и   f 1 = f 2 = 1 ( x 1 x 2 x 3 ) ( x 4 x 1 x 2 x 1 x 3 x 2 x 3 ) = = x 1 x 2 x 1 x 3 x 1 x 4 x 2 x 3 x 2 x 4 x 3 x 4   п р и   f 1 = 1, f 2 = 0 x 1 x 2 x 3 x 4 ( x 1 x 2 x 1 x 3 x 2 x 3 ) =                    = x 1 x 2 x 3 x 1 x 2 x 4 x 1 x 3 x 4 x 2 x 3 x 4   п р и   f 1 = 0, f 2 = 1 x 1 x 2 x 3 x 4 ( x 1 x 2 x 1 x 3 x 2 x 3 ) = x 1 x 2 x 3 x 4   п р и   f 1 = f 2 = 0

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь с помощью константной настройки реализует любую из четырех простых симметричных булевых функций τ1=x1∨x2∨x3∨x4, τ2=x1x2∨x1x3∨x1x4∨x2x3∨x2x4∨x3x4, τ3=x1x2x3∨x1x2x4∨x1x3x4∨x2x3x4, τ4=x1x2x3x4, зависящих от четырех аргументов - входных двоичных сигналов x1, x2, x3, x4∈{0,1}, и обладает меньшими по сравнению с прототипом аппаратурными затратами, поскольку содержит на один мажоритарный элемент меньше, чем в аппаратурном составе прототипа.

Логический преобразователь, предназначенный для реализации любой из четырех простых симметричных булевых функций, зависящих от четырех аргументов - входных двоичных сигналов, содержащий пять мажоритарных элементов и подключенный первым, вторым информационными входами соответственно ко второму, третьему входам первого мажоритарного элемента, выход которого соединен со вторым входом третьего мажоритарного элемента, подключенного первым входом к первому входу четвертого мажоритарного элемента и первому настроечному входу логического преобразователя, отличающийся тем, что первый, второй и третий информационные входы логического преобразователя соединены соответственно с первым, вторым входами второго и объединенными третьими входами второго, третьего мажоритарных элементов, четвертый информационный и первый, второй настроечные входы логического преобразователя подключены соответственно к третьему входу четвертого и первым входам первого, пятого мажоритарных элементов, а выходы второго, третьего, четвертого и пятого мажоритарных элементов соединены соответственно со вторыми входами четвертого, пятого, третьим входом пятого мажоритарных элементов и выходом логического преобразователя.



 

Похожие патенты:

Устройство предназначено для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов.

Изобретение относится к вычислительной технике и может быть использовано при создании баз данных. Техническим результатом является оптимизация процесса формирования квазиструктурированных моделей фактографического информационного наполнения документов.

Группа изобретений относится к вычислительной технике и может быть использована при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов аналоговых сигналов слагаемых с применением арифметических аксиом троичной системы счисления f(+1,0,-1).

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство арифметической обработки дискретной информации.

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах в качестве арифметического блока. Техническим результатом является увеличение быстродействия, а также возможность реализации функции устройства для деления и устройства для извлечения квадратного корня в едином устройстве.

Изобретение относится к области цифровой вычислительной техники и устройствам цифровой автоматики. Техническим результатом является повышение быстродействия выполнения ЭВО при минимальных затратах оборудования.

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат.

Изобретение относится к вычислительной технике и может быть использовано для вычисления логических функций в отказоустойчивой аппаратуре. Техническим результатом является сокращение аппаратных затрат при реализации систем логических функций большого количества переменных.

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих параллельно-конвейерных умножителей. Техническим результатом является повышение скорости вычисления.

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих параллельно-конвейерных делителей, обрабатывающих массивы положительных целых чисел.

Группа изобретений относится к области микроэлектроники и вычислительной технике и может быть использована для построения высокопроизводительных вычислительных систем для обработки потоков данных в режиме реального времени. Техническим результатом является повышение эффективности вычислений за счет распараллеливания прикладных вычислительных алгоритмов. Устройство содержит наборы внешних одноразрядных входов и выходов, регистр кода настройки, входной коммутатор, блок обработки данных и выходной коммутатор, управляемые соответствующими полями кода настройки, причем входной и выходной коммутаторы и блок обработки данных управляются парами альтернативных полей кода настройки, выбор одного из которых обеспечивается соответствующим многоразрядным мультиплексором, управляемым одноразрядным сигналом переменной условия. 2 н. и 5 з.п. ф-лы, 6 ил.

Способ формирования логико-динамического процесса преобразования условно минимизированных структур аргументов аналоговых сигналов слагаемых ±[ni]f(+/-)min и ±[mi]f(+/-)min в функциональной структуре сумматора ±f1(σru)min без сквозного переноса f1(±←←) и технологическим циклом ∆tσ → 5∙f(&)-и пять условных логических функций f(&)-и, реализованный с применением процедуры одновременного преобразования аргументов слагаемых посредством арифметических аксиом троичной системы счисления fru(+1,0,-1) и функциональные структуры для его реализации (вариант русской логики) // 2523876
Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических процедур суммирования и умножения условно минимизированных аргументов аналоговых сигналов слагаемых. Техническим результатом является повышение быстродействия. В одном из вариантов функциональная структура реализована на логических элементах И, ИЛИ, ИЛИ-НЕ, И-НЕ. 5 н.п. ф-лы.

Изобретение относится к средствам информатики и вычислительной техники и может быть использовано для синтеза арифметико-логических устройств, для создания быстродействующих и производительных цифровых устройств суммирования и вычитания чисел в двоичной системе счисления в прямых кодах. Техническим результатом является повышение быстродействия устройства, снижение аппаратных затрат. Устройство содержит блок ввода чисел, блок компарации, блок регистра большего числа, блок суммирования-вычитания, блок регистра меньшего числа, блок регистра результата, блок управления. 12 ил.

Изобретение относится к области вычислительной техники и может быть использовано в КМДП интегральных схемах для реализации арифметических устройств. Техническим результатом является повышение надежности. Устройство содержит логические транзисторы n-типа, предзарядовые транзисторы р-типа, инвертирующие элементы, каждый из которых содержит тактовый транзистор р-типа, логический транзистор р-типа и тактовый транзистор n-типа, шину питания, шину земли, логические выводы, логические входы, прямой и инверсный выходы. 1 ил.

Изобретение относится к области вычислительной техники и может быть использовано для перемножения многоразрядных десятичных чисел. Техническим результатом является повышение быстродействия. Способ заключается в следующем: составляют прямоугольную матрицу размером n×m ячеек, в каждой из которых запоминают поразрядные произведения сомножителей n и m, упорядочивают диагональные срезы ячеек прямоугольной матрицы, суммируют на каждом уровне иерархии ранее запомненные произведения, сдвигают поразрядно вверх все старшие разряды просуммированных десятичных чисел на число иерархических уровней, равное порядковому номеру сдвигаемого разряда, суммируют на каждом уровне сдвинутого иерархического построения десятичные числа и формируют результат произведения начиная с младшего разряда путем последовательного считывания одноразрядных чисел. 7 ил.

Группа изобретений относится к вычислительной технике и может быть использована в арифметических процессорах. Техническим результатом является увеличение точности. Процессор принимает по меньшей мере один операнд с плавающей десятичной точкой и выполняет операцию с плавающей десятичной точкой с использованием по меньшей мере одного операнда с плавающей десятичной точкой для предоставления результата с плавающей десятичной точкой. Осуществляется определение того, сохранился ли в результате с плавающей десятичной точкой предпочтительный квант, который указывает значение, представленное в качестве младшего значащего разряда значащей части числа результата с плавающей десятичной точкой. В ответ на определение того, что предпочтительный квант не сохранился, на выходе предоставляется указание о возникновении квантового исключения. 3 н. и 15 з.п. ф-лы, 3 ил.

Настоящее изобретение относится к компьютерным и сетевым технологиям, а именно к поисковым системам в Интернете. Технический результат - повышение эффективности обнаружения мультимедийных потоков реального времени и сокращение времени на сохранение и поддержание данных в актуальном состоянии. Способ проверки веб-страниц на наличие в них мультимедийных потоков реального времени включает: загрузку веб-страницы для проверки по расписанию, анализ загруженных веб-страниц на наличие в них ссылок на мультимедийные потоки, проверку данных потоков для определения их типа, является ли мультимедийный поток потоком реального времени или нет, периодическую проверку ссылок на потоки реального времени, находящихся в БД потоков, для выявления изменений в типе потока, и/или состоянии потока, и/или в характеристиках потока. При этом в расписание добавляют новые ссылки на веб-страницы, на которых выявлены ссылки на мультимедийные потоки реального времени, и/или изменяют период проверки для существующих в расписании ссылок на веб-страницы, для которых выявлены изменения в потоке, и/или изменяют время начала следующей проверки. 2 н. и 22 з.п. ф-лы, 11 табл., 7 ил.

Изобретение относится к области авиационной техники и предназначено для реализации на борту самолета функций аудио- и видеонаблюдения, автоматического сбора данных и регистрации. Техническим результатом является повышение надежности и улучшение контролепригодности. Система дополнительно содержит: пульт управления, обеспечивающий функции микшера аудиосигналов от первого и второго ненаправленных зональных микрофонов для последующей передачи и регистрации в переднем и в заднем многоцелевых защищенных бортовых накопителях, а также функции коммутатора сети Ethernet, к которой подключены передний и задний многоцелевые защищенные бортовые накопители, видеокамера, комбинированный блок сбора полетных данных и беспроводной блок передачи данных; по меньшей мере один высокоскоростной канал информационного обмена, по которому передается видеосигнал от многофункциональных индикаторов на комбинированный блок сбора полетных данных для преобразования и последующей передачи через коммутируемую бортовую сеть на передний и задний многоцелевые защищенные бортовые накопители. 5 з.п. ф-лы, 1 ил.

Изобретение относится к средствам векторных вычислений деления/обращения удвоенной точности на вычислительных платформах с одним потоком команд и множеством потоков данных (SIMD). Технический результат заключается в увеличении производительности векторных вычислений. Множество SIMD-полос предназначены для обработки одного элемента из множества данных, сохраненных в памяти, в соответствии с SIMD-инструкцией. Масштабируют множество аргументов для генерирования множества соответствующих масштабированных аргументов. Перемножают множество масштабированных аргументов для генерирования первого значения. Масштабируют порядковую часть и мантиссовую часть первого значения из множества значений данных для соответственного генерирования второго значения и третьего значения. Обращают второе значение и третье значение для соответственного генерирования четвертого значения и пятого значения. Перемножают четвертое значение и пятое значение для генерирования обратной версии первого значения. 3 н. и 14 з.п. ф-лы, 7 ил.

Изобретение предназначено для сложения двух четырехразрядных двоичных чисел, задаваемых двоичными сигналами и может быть использовано в системах цифровой вычислительной техники как средство арифметической обработки дискретной информации. Техническим результатом является повышение однородности аппаратурного состава и увеличение быстродействия. Устройство содержит тринадцать элементов ИСКЛЮЧАЮЩЕЕ ИЛИ (11,…,113) и десять элементов И (21,…,210). 1 ил., 1 табл.
Наверх