Радиочастотный безопасный логический элемент "и"

Изобретение относится к высокочастотной измерительной технике и может быть использовано для создания специализированных вычислительных структур и построения на их основе контроллеров для создания критичных систем управления железнодорожным транспортом. Техническим результатом является повышение надежности работы за счет обеспечения перехода элемента в безопасное состояние в случае попадания на вход смеси сигналов при коротком замыкании в аппаратном устройстве. Устройство содержит смесители, фильтр верхних частот, сумматоры, полосовые фильтры, вычислители огибающей сигнала, вычитатели, пороговые элементы, аналоговые ключи. 1 ил.

 

Изобретение относится к высокочастотной измерительной технике и может быть использовано для создания специализированных вычислительных структур и построения на их основе контроллеров для создания критичных систем управления железнодорожным транспортом.

Известны устройства, выполняющие логические функции при приеме радиочастотных сигналов (RU 2465645 С1 27.10.2012, SU 1251320 А1 15.08.1986, SU 1615878 А1 23.12.1990, US 20070150794 А1 28.06.2007). Недостатком данных устройств является низкая безопасность от ложного срабатывания.

Наиболее близкий к предлагаемому по функциональным особенностям элементу является представленный в (Кичак В.М. Радiочастотнi та широтно-iмпульснi елементи цифровоï технiки / В.М. Кичак, О.О. Семенова. - Монографiя Вiнниця: УНIВЕРСУМ-Вiнниця, 2008 - 163 с.) радиочастотный логический элемент «И», который содержит смеситель частот 1, имеющий два входа, на каждый из которых подается частота либо f0, либо частота f1, при этом f1>f0, соединенный с фильтром верхних частот 2 (выделяющий частоту f0 и выше), который, в свою очередь, соединен со смесителями 3 и 4, имеющими по два входа каждый, причем на смеситель 3 подается частота f0, а на смеситель 4 - частота f1. Смесители 3 и 4 соединены с сумматором 5, который, в свою очередь, соединяется с полосовым фильтром 6, выделяющим частоту f0, помимо прочего смеситель 4 соединяется так же с полосовым фильтром 7, выделяющим частоту f1. Далее выходы смесителей 6 и 7 соединяются с входом сумматора 17. Таким образом, при поступлении на вход элемента двух сигналов с частотой f1 представленная схема позволяет получить на выходе сигнал с частотой f1, а во всех остальных случаях - сигнал с частотой f0.

Недостатком данного устройства является то, что в результате появления на одном или обоих входах элемента смеси частот f0 и f1 (при коротком замыкании дорожек в аппаратном устройстве) элемент пропускает на выход суммарный сигнал этих частот, что недопустимо для критичных систем, таких как системы управления железнодорожным транспортом.

Технический результат заключается в повышении надежности работы путем обеспечения перехода элемента в безопасное состояние в случае попадания на вход смеси сигналов при коротком замыкании в аппаратном устройстве.

Для этого предлагается радиочастотный безопасный логический элемент И, содержащий первый смеситель, выход которого соединен через фильтр верхних частот с входами первого и второго сумматоров и первыми входами второго и третьего смесителей, выходы которых соединены соответственно со вторыми входами первого и второго сумматоров, выходы которых соединены соответственно через первый и второй полосовые фильтры с входами первого и второго вычислителей огибающей сигнала, выходы которых соединены соответственно с первыми и вторыми входами первого и второго вычитателей, выходы которых через первый и второй пороговые элементы соединены соответственно с управляющими входами первого и второго аналоговых ключей, выходы которых соединены с входами третьего сумматора, при этом выход второго смесителя соединен с третьим входом второго сумматора.

На фиг.1 представлена структурная электрическая схема радиочастотного безопасного логического элемента И.

Радиочастотный безопасный логический элемент И содержит первый смеситель 1, фильтр верхних частот 2, второй и третий смесители 3 и 4, первый и второй сумматоры 5 и 6, первый и второй полосовые фильтры 7 и 8, первый и второй вычислители огибающей сигнала 9 и 10, первый и второй вычитатели 11 и 12, первый и второй пороговые элементы 13 и 14, первый и второй аналоговые ключи 15 и 16, и третий сумматор 17.

Элемент функционирует следующим образом.

В условиях нормального режима работы входные информационные сигналы X1 и Х2 с частотами f1 и амплитудой А поступают на вход первого смесителя 1. Результирующий сигнал подается на фильтр верхних частот 2, пропускающий частоты, выше частоты f0. Так как на вход подавались сигналы с частотой f1, то фильтр верхних частот 2 пропускает поступивший на вход после первого смесителя 1 сигнал с частотой 2f1 на входы второго и третьего смесителей 3 и 4, а также с первого и второго сумматоров 5 и 6. На вход первого сумматора 5 поступают сигналы с выхода фильтра верхних частот 2, первого смесителя 3 и второго смесителя 4, а на вход второго сумматора 6 поступают сигналы с выходов фильтра верхних частот 2 и второго смесителя 4. С выходов первого и второго сумматоров 5 и 6 сигналы поступают на вход соответственно первого и второго полосовых фильтров 7 и 8 и далее на входы первого и второго вычислителей огибающей сигнала 9 и 10 соответственно. Первый полосовой фильтр 7 настроен на пропуск сигнала с частотой f0, поэтому на его выходе будет нулевой сигнал, а следовательно, на выходе первого вычислителя огибающей сигнала 9 будет присутствовать нулевой сигнал. Второй полосовой фильтр 8 настроен так, чтобы выделять сигнал с частотой f1, таким образом, на его выходе будет присутствовать сигнал с частотой f1, что соответственно приведет к возникновению огибающей сигнала с амплитудой А на выходе второго вычислителя огибающей сигнала 10. Выходы вычислителей огибающей сигнала 9 и 10 соединены с входами первого и второго вычитателей 11 и 12. Таким образом, на выходе первого вычитателя 11 будет присутствовать сигнал с амплитудой -А, а на выходе второго вычитателя 12 - сигнал с амплитудой +А. Выходы первого и второго вычитателей 11 и 12 соединены с входами второго и первого пороговых элементов 14 и 13 соответственно. Следовательно, на выходе второго порогового элемента 14 будет присутствовать логический ноль, на выходе первого порогового элемента 13 - логическая единица. Первый и второй пороговые элементы 13 и 14 соединены с входами второго и первого аналоговых ключей 16 и 15 соответственно (работают по принципу: если на входе есть логическая единица, полезный сигнал пропускается, если нет - блокируется). Поэтому на выходе первого аналогового ключа 15 будет присутствовать ноль, а на выходе второго аналогового ключа 16 - полезный сигнал с частотой f1. Выходы аналоговых ключей соединены с входом сумматора третьего 17, на выходе которого в данном случае будет присутствовать сигнал с частотой f1. В случае подачи на один или оба входа сигнала с частотой f0 на выходе первого вычитателя 11 будет присутствовать сигнал с амплитудой +А, а на выходе второго вычитателя 12 - сигнал с амплитудой -А, следствием чего будет являться появление логической единицы на выходе первого порогового элемента 13 и логического нуля на выходе второго порогового элемента 14, что соответственно приведет к срабатыванию первого аналогового ключа 15 и появлению на выходе сигнала с частотой f0.

В условиях неисправности: случай короткого замыкания, при котором на один или оба входа попадают сигналы с частотами f0 и f1, логический элемент сработает следующим образом: первый и второй полосовые фильтры 7 и 8 выделят частоты f0 и f1 соответственно и передадут их на вход первого и второго вычислителей огибающей сигнала 9 и 10 соответственно. С выходов первого и второго вычислителей огибающей сигнала 9 и 10 вычисленные огибающие сигналов будут переданы на входы первого и второго вычитателей 11 и 12 соответственно. В результате с выходов второго и первого пороговых элементов 14 и 13 на первый и второй аналоговые ключи 15 и 16 поступят логические нули, что приведет к их несрабатыванию. В результате на выходе схемы будет нулевой сигнал, что удовлетворяет требованиям, предъявляемым к элементам, используемым при построении функциональных узлов железнодорожных критичных систем.

В случае обрыва или подачи на вход нулевого сигнала на входе сигналы будут отсутствовать и соответственно на выходе тоже будет нулевой сигнал.

Радиочастотный безопасный логический элемент И, содержащий первый смеситель, выход которого соединен через первый фильтр верхних частот с входами первого и второго сумматоров и первыми входами второго и третьего смесителей, выходы которых соединены соответственно со вторыми входами первого и второго сумматоров, выходы которых соединены соответственно через первый и второй полосовые фильтры с входами первого и второго вычислителей огибающей сигнала, выходы которых соединены соответственно с первыми и вторыми входами первого и второго вычитателей, выходы которых через первый и второй пороговые элементы соединены соответственно с управляющими входами первого и второго аналоговых ключей, выходы которых соединены с входами третьего сумматора, при этом выход второго смесителя соединен с третьим входом второго сумматора.



 

Похожие патенты:

Изобретение относится к высокочастотной измерительной технике и может быть использовано для создания специализированных вычислительных структур и построения на их основе контроллеров для создания критичных систем управления железнодорожным транспортом.

Изобретение относится к области вычислительной техники и может быть использовано для реализации каскадных логических устройств конвейерного типа. Техническим результатом является уменьшение потребляемой мощности.

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных системах автоматического управления, передачи информации. Техническим результатом является повышение быстродействия и создание элементной базы вычислительных устройств, работающих на принципах многозначной линейной алгебры.

Изобретение относится к области вычислительной техники, автоматики и может быть использовано в различных цифровых структурах и системах автоматического управления, передачи информации.

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления, передачи информации.

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано в системах аналоговой вычислительной техники как средство предварительной обработки информации.

Изобретение относится к логическим полупроводниковым К-МОП интегральным схемам. .

Изобретение относится к вычислительной технике. .

Изобретение относится к вычислительной технике и может быть использовано для реализации как логических, так и арифметических операций с дискретными и аналоговыми значениями нулей и единиц.

Изобретение относится к области вычислительной техники и может быть использовано для реализации КМДП логических устройств конвейерного типа. .

Изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления, передачи и обработки цифровой информации и т.п. Технический результат - повышение быстродействия устройств преобразования информации. Многозначный сумматор по модулю k содержит три токовых входов, три выходных транзисторов с объединенными базами, два источника напряжения смещения, три выходных транзисторов другого типа проводимости с объединенными базами, пять токовых зеркал, две шины источника питания. 4 ил.

Изобретение относится к области информационно-вычислительных сетей и может быть использовано при проектировании сетей связи следующего поколения (NGN). Технический результат заключается в повышении производительности информационно-вычислительных сетей и в увеличении скорости передачи в каналах связи путем преобразования входного потока информационно-вычислительных сетей с произвольным законом распределения интервалов времени между пакетами в заданный закон распределения, в частности в пуассоновский. Объектом преобразования является одномерная плотность распределения интервалов времени между пакетами входного потока. Устройство осуществлено на элементах вычислительной техники: логических элементах И и ИЛИ, буферной памяти, счетчика, счетного триггера, вычислительного устройства. Устройство отличается от известных тем, что можно произвольный входной поток пакетов преобразовать в закон с заданной функцией распределения интервалов времени между пакетами. 3 ил.

Изобретение относится к способам испытаний информационно-управляющих систем (ИУС), которые должны формировать необходимые управляющие команды в зависимости от условий обстановки, которые определяются поступающими на вход ИУС информационными сигналами, путем формирования и использования необходимых и достаточных испытательных тестов, сформированных по результатам математического планирования эксперимента. Технический результат заключается в обеспечении автоматизации процесса испытаний ИУС. Технический результат достигается за счет проверки логики работы информационно-управляющих систем, которая включает формирование совокупности необходимых и достаточных испытательных тестов, а также контроль допустимых отклонений времени формирования выходного сигнала для проверки соответствия ИУС заданным требованиям, и формирования минимального числа последовательностей входных сигналов для испытаний ИУС, проверка на которых гарантирует правильную работу ИУС, как и полная совокупность последовательностей входных сигналов для испытаний ИУС. 2 н. и 3 з.п. ф-лы, 5 ил.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики и функциональных узлов систем управления. Технический результат заключается в обеспечение реализации для любого количества аргументов булевых функций вида X1~…~Xn, X1⊕…⊕Xn, симметричных булевых функций с прямым и инверсным вхождением аргументов в конъюнкцию. Технический результат достигается за счет многофункционального логического устройства, которое содержит информационные входы, входы задания ранга, вход задания количества переменных, два настроечных входа, выход устройства, сумматор, элемент РАВНОЗНАЧНОСТЬ, схему сравнения, элемент НЕ и мультиплексор. 1 ил., 3 табл.

Изобретение относится к области вычислительной техники и может быть использовано для реализации логических устройств на КМДП транзисторах. Технический результат заключается в упрощении устройства. Многовходовой логический элемент И содержит предзарядовый 1 и логический 2 транзисторы p-типа, тактовый 3 и дополнительный 4 транзисторы n-типа и ключевую цепь 5, состоящую из последовательно соединенных логических транзисторов n-типа, затворы которых подключены к логическим входам 6 устройства, первый вывод 7 ключевой цепи 5 соединен с затвором логического транзистора 2 p-типа, который включен между выходом 8 устройства и шиной питания 9, второй вывод 10 ключевой цепи 5 соединен с затвором тактового транзистора 3 n-типа, который включен между выходом устройства и шиной земли 11, дополнительный транзистор 4 n-типа, затвор которого соединен с выходом 8 устройства, включен между первым 7 и вторым выводами 10 ключевой цепи, предзарядовый транзистор 1, затвор которого соединен с выходом 8 устройства, включен между первым выводом 7 ключевой цепи 5 и шиной питания 9, а второй 10 вывод ключевой цепи 5 подключен к тактовой шине 12. 1 ил.

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах, устройствах передачи информации и системах связи. Техническим результатом является создание устройства, которое в рамках одной и той же архитектуры может реализовывать основные логические операции ЭВМ «И», «ИЛИ», «НЕ», «Сравнение x1>x2», а также нормализацию входных токовых логических переменных. Устройство содержит первый (1) и второй (2) входные транзисторы разного типа проводимости, токовый вход (3), источник вспомогательного напряжения (4), первую (5) шину источника питания, вторую (6) шину источника питания, первый (7) и второй (8) токовые выходы устройства, первый (9) и второй (10) источники входных токов, компаратор напряжений (11), противофазные первый (14) и второй (15) токовые выходы компаратора. 9 з.п. ф-лы, 17 ил.

Изобретение относится к микро- и наноэлектронике, а именно к полупроводниковым прибором, в частности к конструкции логического вентиля, реализующего операцию конъюнкции, и может быть использовано при создании цифровых интегральных схем с элементами субмикронных и нанометровых размеров. Техническим результатом изобретения является увеличение плотности интеграции за счет объединения трех логических сигналов на одной транзисторной структуре, что позволяет снизить конструктивно топологическую сложность цифровых схем, и снижение уровня потребляемой мощности за счет применения германия в качестве основного материала транзистора, который обладает значительно большей подвижностью носителей заряда по сравнению с кремнием. Однотранзисторный логический вентиль И с архитектурой без перекрытия областей затвор-сток/исток включает фронтальный и обратный затворы, вытянутые в продольном направлении вдоль рабочей области транзистора, области стока и истока с контактами к указанным областям стока и истока, фронтальный подзатворный и погруженный окислы. Вентиль И выполнен на структуре «германий на изоляторе», фронтальный затвор выполнен в виде трех идентичных фронтальных затворов с тремя идентичными фронтальными подзатворными окислами. Обратный затвор выполнен в виде трех идентичных обратных затворов. 6 ил.

Изобретение относится к области технологий для жидкокристаллических дисплеев. Технический результат заключается в обеспечении использования одного типа устройств тонкопленочных транзисторов за счет использования схемы возбуждения сканирования для оксидного полупроводникового тонкопленочного транзистора. Технический результат достигается за счет схемы логической операции И-НЕ, содержащей первый инвертор и второй инвертор, применяемые к схеме удержания пониженного напряжения схемы GOA, девятый транзистор, затвор которого электрически соединен с выходом первого инвертора, сток электрически соединен с постоянным высоким потенциалом, а исток электрически соединен с выходом схемы логической операции, десятый транзистор, затвор которого электрически соединен с выходом второго инвертора, сток электрически соединен с постоянным высоким потенциалом, а исток электрически соединен с выходом схемы логической операции, одиннадцатый транзистор, затвор которого электрически соединен с первым входом схемы логической операции, а сток электрически соединен с выходом схемы логической операции, и двенадцатый транзистор, затвор которого электрически соединен со вторым входом схемы логической операции, сток электрически соединен с истоком одиннадцатого транзистора, а исток электрически соединен с постоянным низким потенциалом. 3 н. и 16 з.п. ф-лы, 3 ил.
Наверх