Парафазный логический элемент


 


Владельцы патента RU 2542660:

Федеральное государственное бюджетное учреждение науки Институт проблем управления им. В.А. Трапезникова Российской академии наук (RU)

Изобретение относится к парафазному логическому элементу. Технический результат заключается в уменьшении потребляемой мощности в расчете на один такт. Логический элемент содержит два транзистора р-типа, первый тактовый транзистор n-типа и логический блок, включающий прямые и инверсные ключевые цепи, выполненные каждая из последовательно соединённых логических транзисторов n-типа, затворы которых подключены к парафазным логическим входам устройства таким образом, что только одна ключевая цепь нормально замкнута, а все другие - нормально разомкнуты, при этом первые выводы прямых ключевых цепей подключены к прямому выходу устройства, а первые выводы инверсных ключевых цепей подключены к инверсному выходу устройства, первый и второй транзисторы р-типа включены между шиной питания и соответственно прямым и инверсным выходами устройства, а затворы тех же транзисторов р-типа соединены соответственно с инверсным и прямым выходами устройства, вторые выводы прямых ключевых цепей логического блока через первый тактовый транзистор n-типа, затвор которого подключён к тактовой шине, соединены с шиной земли, также содержит второй тактовый транзистор n-типа, затвор которого подключён к тактовой шине, а вторые выводы инверсных ключевых цепей логического блока через второй тактовый транзистор n-типа также соединены с шиной земли. 1 ил.

 

Изобретение относится к области вычислительной техники и может быть использовано в КМДП интегральных схемах для реализации логических устройств.

Известен парафазный логический элемент на КМДП транзисторах (Патент РФ №2258303, H03K 19/096 от 15.12.2003). Устройство обладает функцией сохранения результата на полутакте за счет триггера на выходе и отсутствием переключения цепей при повторении значения функции. Устройство содержит два транзистора p-типа, два проходных и один тактовый транзистора n-типа и логические ключевые цепи, выполненные на транзисторах n-типа. Недостаток этого устройства - его избыточная сложность, когда для реализации необходимо 5 МДП транзисторов, помимо логических, и дополнительно триггер на элементах 2И-НЕ.

Наиболее близким техническим решением к предлагаемому является каскадное парафазное логическое устройство (Патент США №7428568, фиг.. 1, МКИ H03K 19/096, 708/702 от 23.09.2008). Это устройство, принятое за прототип, содержит 4 МДП транзистора p-типа, тактовый транзистор n-типа и логические прямые и инверсные ключевые цепи, выполненные на транзисторах n-типа, которые включены соответственно между парафазными выходами устройства и общим выводом, который через тактовый транзистор n-типа соединен с шиной земли. Недостаток этого устройства - ограниченные функциональные возможности - отсутствие запоминания результата на полутакте и связанная с этим необходимость возврата на каждом такте в исходное состояние и далее вынужденный перезаряд внутренних емкостей устройства на каждом такте независимо от того, изменяется логическое состояние на выходах или подтверждается предыдущее.

Техническим результатом изобретения является расширение функциональных возможностей устройства.

Технический результат достигается тем, что парафазный логический элемент содержит два транзистора р-типа, первый тактовый транзистор n-типа и логический блок, содержащий прямые и инверсные ключевые цепи, выполненные каждая из последовательно соединенных логических транзисторов n-типа, затворы которых подключены к парафазным логическим входам устройства таким образом, что только одна ключевая цепь нормально замкнута, а все другие - нормально разомкнуты, при этом первые выводы прямых ключевых цепей подключены к прямому выходу устройства, а первые выводы инверсных ключевых цепей подключены к инверсному выходу устройства, первый и второй транзисторы р-типа включены между шиной питания и соответственно прямым и инверсным выходами устройства, а затворы тех же транзисторов р-типа соединены соответственно с инверсным и прямым выходами устройства, вторые выводы прямых ключевых цепей логического блока через первый тактовый транзистор n-типа, затвор которого подключен к тактовай шине, соединены с шиной земли, и дополнительно содержит второй тактовый транзистор n-типа, затвор которого подключен к тактовой шине, а вторые выводы инверсных ключевых цепей логического блока через второй тактовый транзистор n-типа также соединены с шиной земли.

Существенными отличительными признаками в указанной совокупности признаков является наличие второго тактового транзистора n-типа и гальваническое разделение прямых и инверсных ключевых цепей логического блока.

Наличие в предлагаемом устройстве перечисленных выше существенных отличительных признаков обеспечивает решение поставленной технической задачи - расширения функциональных возможностей устройства. В устройстве-прототипе каждый полутакт с помощью предзарядовых транзисторов р-типа сопровождается возвратом в исходное состояние (потенциал шины питания на обоих парафазных выходах устройства). Далее в рабочем полутакте при участии цепей логического блока следует вынужденный перезаряд внутренних емкостей устройства и нагрузки независимо от того, изменяется логическое состояние на выходах или подтверждается предыдущее. При этом потребляется дополнительная мощность и возрастает время самого такта.

В заявленном устройстве изменение логических входов (переменных) на полутакте осуществляется при закрытых тактовых транзисторах, прямые и инверсные логические цепи изолированы между собой. Состояния выходов устройства при этом сохраняются, а надежность обеспечивается тем, что в состоянии динамического хранения находится выход с потенциалом шины земли (отсутствуют токи утечек), а парафазный выход устройства с потенциалом шины питания поддерживается через открытый транзистор р-типа.

На чертеже приведена принципиальная схема заявляемого парафазного логического элемента на примере логической функции 'Исключающее ИЛИ'.

Устройство содержит два транзистора р-типа 1, 2, два тактовых транзистора 3, 4 n-типа и логический блок 5, содержащий прямые 6, 7 и инверсные 8, 9 ключевые цепи, выполненные каждая из последовательно соединенных логических транзисторов n-типа, затворы которых подключены к парафазным логическим входам 10 устройства таким образом, что только одна ключевая цепь нормально замкнута, а все другие - нормально разомкнуты, при этом первые выводы прямых ключевых цепей 6, 7 подключены к прямому выходу 11 устройства, а первые выводы инверсных ключевых цепей 8, 9 подключены к инверсному выходу 12 устройства, первый 1 и второй 2 транзисторы р-типа включены между шиной питания 13 и соответственно прямым 11 и инверсным 12 выходами устройства, а затворы тех же транзисторов р-типа соединены соответственно с инверсным 12 и прямым 11 выходами устройства, затворы первого 3 и второго 4 тактовых транзисторов n-типа подключены к тактовой шине 14, вторые выводы прямых 6, 7 и инверсных 8, 9 ключевых цепей логического блока 5 соответственно через первый 3 и второй 4 тактовые транзисторы n-типа соединены с шиной земли 15.

Логический блок 5 при реализации функции 'Исключающее ИЛИ' содержит 8 логических транзисторов n-типа, которые включены попарно последовательно и составляют две прямые 6, 7 и две инверсные 8, 9 ключевые цепи. Количество ключевых цепей соответствует числу логических состояний элемента - в данном случае 4 от двух парафазных переменных. Ключевые цепи формируются по правилам Булевой алгебры для парафаэных логических сигналов. Ключевая цепь является проводящей, когда на затворы транзисторов, ее составляющих, подаются сигналы логической 1, т.е. напряжения положительного питания.

Устройство функционирует следующим образом. На первом полутакте тактовая шина 14 имеет нулевой потенциал и оба тактовых транзистора 3-4 закрыты, прямые 6-7 и инверсные 8-9 ключевые цепи изолированы как между собой, так и от шины земли 15. На парафазных логических входах 10 устанавливаются новые значения переменных. Например, при равенстве переменных X=Y=1 проводящей является первая прямая ключевая цепь 6, а при X=Y=0 - вторая прямая ключевая цепь 7. При неравенстве переменнх X≠Y проводящей является первая 8 или вторая 9 инверсная ключевая цепь. Состояние выходов 11 и 12 устройства соответствует логическим входам 10 на предыдущем такте, например, прямой выход 11 устройства имеет высокий потенциал, а инверсный выход 12 устройства - низкий потенциал.

На втором полутакте тактовая шина 14 приобретает единичный потенциал и оба тактовых транзистора 3-4 открываются. При равенстве переменных X=Y=1 проводящей является первая прямая ключевая цепь 6 и потенциал прямого выхода 11 устройства начинает снижаться, как в резистивном делителе напряжения. Для срабатавания обратной связи через транзисторы 1-2 р-типа необходимо, чтобы проводимость проводящей ключевой цепи была больше, чем проводимость транзисторов 1-2 р-типа, что обеспечивается за счет ширины каналов транзисторов n-типа логического блока 5 и тактовых транзисторов 3-4 n-типа. При снижении потенциала прямого выхода 11 устройства на величину порогового напряжения транзисторов р-типа транзистор 4 р-типа открывается и потенциал инверсного выхода 12 при непроводящих инверсных ключевых цепях 8-9 повышается, что ведет к постепенному запиранию первого 3 транзистора р-типа. Таким образом срабатавание обратной связи через транзисторы 1-2 р-типа ведет к формированию низкого потенциала (шины земли) прямого выхода 11 и высокого потенциала инверсного выхода 12, т.е. к логическому изменению функции. При этом процесс нарастания потенциала инверсного выхода 12 может продолжаться при переходе к очередному полупериоду, т.к. транзистор 4 р-типа остается открытым. Тем самым снижается эффективное время полного такта, поскольку транзисторы р-типа имеют более низкую проводимость, чем n-типа.

В следующем такте при повторении значения логической функции (изменение логических входов осуществляется при закрытых тактовых транзисторах - проводящей становится вторая прямая ключевая цепль 7) прямые и инверсные логические цепи изолированы между собой. Состояния выходов устройства при этом сохраняются, а надежность обеспечивается тем, что в состоянии динамического хранения находится выход с потенциалом шины земли (отсутствуют токи утечек), а парафазный выход устройства с потенциалом шины питания поддерживается через открытый транзистор р-типа. При этом не происходит перезаряда емкостей нагрузок на выходах устройства и уменьшается потребляемая мощность в расчете на один такт.

Парафазный логический элемент, содержащий два транзистора р-типа, первый тактовый транзистор n-типа и логический блок, включающий прямые и инверсные ключевые цепи, выполненные каждая из последовательно соединённых логических транзисторов n-типа, затворы которых подключены к парафазным логическим входам устройства таким образом, что только одна ключевая цепь нормально замкнута, а все другие - нормально разомкнуты, при этом первые выводы прямых ключевых цепей подключены к прямому выходу устройства, а первые выводы инверсных ключевых цепей подключены к инверсному выходу устройства, первый и второй транзисторы р-типа включены между шиной питания и соответственно прямым и инверсным выходами устройства, а затворы тех же транзисторов р-типа соединены соответственно с инверсным и прямым выходами устройства, вторые выводы прямых ключевых цепей логического блока через первый тактовый транзистор n-типа, затвор которого подключён к тактовой шине, соединены с шиной земли, отличающийся тем, что содержит второй тактовый транзистор n-типа, затвор которого подключён к тактовой шине, а вторые выводы инверсных ключевых цепей логического блока через второй тактовый транзистор n-типа также соединены с шиной земли.



 

Похожие патенты:

Изобретение относится к области вычислительной техники и может быть использовано в элементах управления микропроцессорных КМОП микросхемах и элементах считывания запоминающих устройств.

Изобретение относится к области радиотехники, преимущественно к радиолокации объектов, и может быть использовано для определения длины линейного контрастного по электромагнитным характеристикам относительно вмещающего пространства подповерхностного объекта.

Изобретение относится к высокочастотной измерительной технике. Технический результат - повышение надежности работы путем обеспечения перехода элемента в безопасное состояние в случае попадания на вход смеси сигналов при коротком замыкании в аппаратном устройстве.

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления, передачи информации и т.п.

Изобретение относится к области автоматики и может быть использовано в устройствах, обеспечивающих безопасность технологических процессов, в частности при управлении движением поездов.

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных системах автоматического управления, передачи информации и т.п.

Изобретение относится к электронике интегральных микросхем (ИС) и может быть использовано в составе радиоэлектронной аппаратуры наземного, морского и аэрокосмического базирования.

Группа изобретений относится к устройствам цифровой вычислительной техники, в частности к недвоичной схемотехнике, и предназначена для создания троичных триггеров.

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления, передачи информации.

Изобретение относится к импульсной технике и может быть использовано для обеспечения безопасности аппаратуры железнодорожной автоматики. .

Изобретение относится к области вычислительной техники, автоматики, связи. Техническим результатом является повышение быстродействия устройств преобразования информации. Многозначный сумматор по модулю k содержит: первый (1) и второй (2) токовые входы устройства, токовый выход (3) устройства, первый (4) и второй (5) выходные транзисторы с объединенными базами, первый (6) источник напряжения смещения, третий (7) и четвертый (8) выходные транзисторы, второй (9) источник напряжения смещения, первое (11), второе (12) и третье (13) токовые зеркала, первую (14) шину источника питания, четвертое (15), пятое (16) и шестое (17) токовые зеркала, вторую (18) шину источника питания, первый (19) и второй (20) токовые выходы, первый (21) и второй (22) токовые выходы, первый (23) и второй (24) дополнительные выходные транзисторы, первый (25) дополнительный источник опорного тока, первое (26) дополнительное токовое зеркало, третий (27) и четвертый (28) дополнительные выходные транзисторы, второй (29) дополнительный источник опорного тока. 4 ил.

Изобретение относится к логическому элементу сравнения k-значной переменной с пороговым значением. Технический результат заключается в повышении быстродействия средств обработки цифровой информации за счет выполнения преобразования информации в многозначной токовой форме сигналов. Логический элемент сравнения содержит токовый вход (1) устройства и токовый выход (2) устройства, первый (3) и второй (4) выходные транзисторы с объединенными базами, третий (5) и четвертый (6) выходные транзисторы другого типа проводимости с объединенными базами, причем эмиттеры первого (3) и третьего (5) выходных транзисторов объединены, а эмиттеры второго (4) и четвертого (6) выходных транзисторов связаны друг с другом, первый (7) и второй (8) источники опорного тока, первое (9) токовое зеркало, согласованное с первой (10) шиной источника питания, второе (11) токовое зеркало, согласованное со второй (12) шиной источника питания. 4 ил.

Изобретение относится к области вычислительной техники, автоматики, связи. Техническим результатом является повышение быстродействия. Устройство содержит: первый (1) и второй (2) токовые входы устройства, токовый выход (3) устройства, первый (4) и второй (5) выходные транзисторы с объединенными базами, третий (6) и четвертый (7) выходные транзисторы другого типа проводимости с объединенными базами, первый (8) источник опорного тока, первое (9) токовое зеркало, согласованное с первой (10) шиной источника питания, второе (11) токовое зеркало, согласованное со второй (12) шиной источника питания, дополнительное токовое зеркало (13), согласованное со второй (12) шиной источника питания, первый (14) источник вспомогательного напряжения, второй (15) источник вспомогательного напряжения. 5 ил.

Предполагаемое изобретение относится к области цифровой вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления и передачи цифровой информации. Технический результат заключается в создании логического элемента сравнения на равенство двух многозначных переменных, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов. Технический результат достигается за счет логического элемента сравнения на равенство двух многозначных переменных, содержит первый и второй токовые входы устройства, токовый выход устройства, первый и второй выходные транзисторы с объединенными базами, которые подключены к первому источнику напряжения смещения, третий и четвертый выходные транзисторы другого типа проводимости с объединенными базами, которые подключены ко второму источнику напряжения смещения, причем эмиттер первого и третьего выходных транзисторов объединены и подключены к первому токовому входу устройства, а эмиттеры второго и четвертого выходных транзисторов связаны друг с другом, первый источник опорного тока, первое токовое зеркало, согласованное с первой шиной источника питания, второе токовое зеркало, согласованное с первой шиной источника питания. 5 ил.

Изобретение относится к области вычислительной техники. Техническим результатом является создание логического элемента, обеспечивающего реализацию функции «максимум» двух многозначных переменных, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов. k-значный логический элемент «максимум» содержит первый и второй логические входы устройства, выход устройства, первый вспомогательный транзистор, второй вспомогательный транзистор другого типа проводимости, первое токовое зеркало, вход которого соединен с первым логическим входом устройства, второе токовое зеркало, вход которого подключен ко второму логическому входу устройства, третье и четвертое токовые зеркала, первый и второй согласующие транзисторы, причем первый токовый выход второго токового зеркала соединен с объединенными эмиттерами первого и второго вспомогательных транзисторов. Первый токовый выход первого токового зеркала соединен с токовым входом третьего токового зеркала, выход которого соединен с объединенными эмиттерами первого и второго вспомогательных транзисторов, второй токовый выход первого токового зеркала подключен к коллектору первого вспомогательного транзистора и эмиттеру первого согласующего транзистора, коллектор которого связан со входом четвертого токового зеркала, третий токовый выход первого токового зеркала соединен со вторым токовым выходом второго токового зеркала, подключен к эмиттеру второго согласующего транзистора и связан с токовым выходом четвертого токового зеркала. 16 ил., 1 табл.

Изобретение относится к полупроводниковым микроэлектронным устройствам, а именно - к устройствам защиты от контрафакта и фальсификации интегральных схем (ИС), которые встраиваются в кристалл ИС. Технический результат - проверка подлинности ИС (т.е. ИС является либо подлинной, либо контрафактной или фальсифицируемой), исключение считывания злоумышленником с ИС идентификационного номера (метки) и проверка работоспособности самого устройства защиты от контрафакта и фальсификации ИС. Устройство защиты от контрафакта и фальсификации интегральных схем содержит встроенный в кристалл подлинной интегральной схемы первый логический регистр с элементами ввода идентификационного номера (метки) доверенным производителем интегральных схем через рабочие или вспомогательные выводы интегральной схемы и блокирующих последующий ввод другого идентификационного номера. В него дополнительно вводят второй логический регистр с элементами ввода пользователем интегральной схемы известного ему идентификационного номера и логическую схему совпадения с элементами вывода информации о подлинности и разрешения нормального функционирования, в которой сравнивают хранящийся в первом логическом регистре интегральной схемы идентификационный номер с идентификационным номером во втором логическом регистре, и при совпадении идентификационных номеров разрешают нормальное функционирование интегральной схемы. 1 ил.

Изобретение относится к средствам обеспечения безопасности на железнодорожном транспорте, а именно к устройствам коммутации и блокировки, которые обеспечивают сопряжение выходных сигналов контроллеров и других управляющих устройств с поляризованным реле в системах железнодорожной автоматики и телемеханики. Технический результат - построение безопасного элемента, реализующего логическую функцию «И» с произвольным N числом входов и использующего одно поляризованное реле первого класса надежности. Указанный результат достигается тем, что в устройство введены N устройств сопряжения, гальванически развязанных со своими входами, положительный полюс источника электропитания устройства подключается к положительному питающему входу, а отрицательный полюс к отрицательному питающему входу первого развязывающего устройства сопряжения, причем выходы 1, 2, 3 … и (N-1)-го устройств сопряжения соединены с отрицательными питающими входами соответственно второго, третьего, … N-го устройств сопряжения, а отрицательные питающие входы N устройств сопряжения, начиная с первого и кончая (N-1)-м, подключены к положительным питающим входам соответственно второго, третьего … N-го устройств сопряжения, а выход N-го устройства сопряжения соединен с первым выводом поляризующей обмотки поляризованного реле, второй вывод которой подключен к отрицательному питающему входу N-го устройства сопряжения. В предлагаемом техническом решении реализуется логическая функция «И» с произвольным количеством N входов и используется одно поляризованное реле. 1 ил.

Изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в цифровых вычислительных структурах, системах автоматического управления, передачи и обработки цифровой информации. Техническим результатом является повышение быстродействия устройств преобразования информации. k-значный логический элемент «максимум» содержит первый (1) и второй (2) логические входы устройства, выход (3) устройства, первый (4) вспомогательный транзистор, первый (5) источник напряжения смещения, второй (6) вспомогательный транзистор другого типа проводимости, второй (7) источник напряжения смещения, первое (8) токовое зеркало, первую (9) шину источника питания, второе (10) токовое зеркало, третье (11) токовое зеркало, вторую (12) шину источника питания, четвертое (13) токовое зеркало, первый (14) выход, второй (15) токовый выход. 5 ил.

Изобретение относится к области вычислительной техники и может быть использовано для реализации каскадных логических устройств конвейерного типа. Технический результат заключается в упрощении конструкции динамического логического элемента. Технический результат достигается за счет того, что динамический логический элемент И-ИЛИ содержит тактовый 1, предзарядовый 2 и логический 3 транзисторы p-типа, тактовый 4 транзистор n-типа и логический блок 5, содержащий ключевые цепи 6, каждая из которых состоит из последовательно соединенных транзисторов n-типа, логические входы 7 элемента, выход 8 логического блока 5, тактовую шину 9, к которой подключен также затвор тактового транзистора 4 n-типа, выход 10 элемента и противофазную тактовую шину 11. 1 ил.
Наверх