Логический элемент нестрогого сравнения на неравенство двух многозначных переменных

Изобретение относится к области вычислительной техники, автоматики, связи. Техническим результатом является повышение быстродействия. Устройство содержит: первый (1) и второй (2) токовые входы устройства, токовый выход (3) устройства, первый (4) и второй (5) выходные транзисторы с объединенными базами, третий (6) и четвертый (7) выходные транзисторы другого типа проводимости с объединенными базами, первый (8) источник опорного тока, первое (9) токовое зеркало, согласованное с первой (10) шиной источника питания, второе (11) токовое зеркало, согласованное со второй (12) шиной источника питания, дополнительное токовое зеркало (13), согласованное со второй (12) шиной источника питания, первый (14) источник вспомогательного напряжения, второй (15) источник вспомогательного напряжения. 5 ил.

 

Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления, передачи цифровой информации и т.п.

В различных аналого-цифровых вычислительных и управляющих устройствах широко используются транзисторные каскады преобразования входных переменных (токов), реализованные на основе токовых зеркал [1-14]. Данные функциональные узлы, например, используются во входных каскадах операционных преобразователей сигналов с так называемой «токовой отрицательной обратной связью» [1-14], а также в качестве самостоятельных нелинейных коммутаторов входных токов без цепей обратной связи [9], реализующих функцию преобразования входных токовых переменных.

В работе [15], а также монографиях соавтора настоящей заявки [16-17] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока. Заявляемое устройство относится к этому типу логических элементов.

Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патенте US 5742154, fig. 1, структура которого присутствует во многих других патентах [1-14]. Он содержит первый 1 и второй 2 токовые входы устройства, токовый выход 3 устройства, первый 4 и второй 5 выходные транзисторы с объединенными базами, третий 6 и четвертый 7 выходные транзисторы другого типа проводимости с объединенными базами, причем эмиттер первого 4 и третьего 6 выходных транзисторов объединены, а эмиттеры второго 5 и четвертого 7 выходных транзисторов связаны друг с другом, первый 8 источник опорного тока, первое 9 токовое зеркало, согласованное с первой 10 шиной источника питания, второе 11 токовое зеркало, согласованное со второй 12 шиной источника питания, причем коллектор третьего 6 выходного транзистора соединен с входом второго 11 токового зеркала.

Существенный недостаток известного устройства состоит в том, что он не реализует функцию сравнения на неравенство двух многозначных входных переменных (х₁ х₂), соответствующих многоуровневым значениям входных токов I₁, I₂. Это не позволяет на его основе создать полный базис средств вычислительной техники, функционирующих на принципах преобразования многозначных токовых сигналов.

Основная задача предлагаемого изобретения состоит в создании логического элемента нестрогого сравнения на неравенство двух многозначных переменных, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [16-17].

Поставленная задача решается тем, что в логическом элементе нестрогого сравнения на неравенство двух многозначных переменных (фиг. 1), содержащем первый 1 и второй 2 токовые входы устройства, токовый выход 3 устройства, первый 4 и второй 5 выходные транзисторы с объединенными базами, третий 6 и четвертый 7 выходные транзисторы другого типа проводимости с объединенными базами, причем эмиттер первого 4 и третьего 6 выходных транзисторов объединены, а эмиттеры второго 5 и четвертого 7 выходных транзисторов связаны друг с другом, первый 8 источник опорного тока, первое 9 токовое зеркало, согласованное с первой 10 шиной источника питания, второе 11 токовое зеркало, согласованное со второй 12 шиной источника питания, причем коллектор третьего 6 выходного транзистора соединен с входом второго 11 токового зеркала, предусмотрены новые элементы и связи - первый 1 токовый вход устройства соединен с входом первого 9 токового зеркала, выход которого подключен к объединенным эмиттерам первого 4 и третьего 6 выходных транзисторов и соединен со вторым 2 токовым входом устройства, коллекторы первого 4 и второго 5 выходных транзисторов соединены с первой 10 шиной источника питания, выход второго 11 токового зеркала соединен с объединенными эмиттерами второго 5 и четвертого 7 выходных транзисторов и через первый 8 источник опорного тока связан с первой 10 шиной источника питания, коллектор четвертого 7 выходного транзистора подключен к входу дополнительного токового зеркала 13, согласованного со второй 12 шиной источника питания, выход которого подключен к выходу 3 устройства, причем базы первого 4 и второго 5 выходных транзисторов подключены к первому 14 источнику вспомогательного напряжения, а базы третьего 6 и четвертого 7 выходных транзисторов подключены ко второму 15 источнику вспомогательного напряжения.

Схема известного устройства показана на чертеже фиг. 1. На чертеже фиг. 2 представлена схема заявляемого устройства в соответствии с формулой изобретения.

На чертеже фиг. 3 приведена схема исследованного в среде МС9 заявляемого устройства фиг. 2 с конкретным выполнением его функциональных узлов на биполярных транзисторах.

На чертеже фиг. 4 приведены результаты компьютерного моделирования схемы фиг. 3 для случая, когда входные многозначные токовые сигналы (х₁, х₂) имеют два уровня.

На чертеже фиг. 5 приведены результаты компьютерного моделирования схемы фиг. 3 для случая, когда входные многозначные токовые сигналы (х₁, х₂) имеют три уровня.

Логический элемент нестрогого сравнения на неравенство двух многозначных переменных фиг. 2 содержит первый 1 и второй 2 токовые входы устройства, токовый выход 3 устройства, первый 4 и второй 5 выходные транзисторы с объединенными базами, третий 6 и четвертый 7 выходные транзисторы другого типа проводимости с объединенными базами, причем эмиттер первого 4 и третьего 6 выходных транзисторов объединены, а эмиттеры второго 5 и четвертого 7 выходных транзисторов связаны друг с другом, первый 8 источник опорного тока, первое 9 токовое зеркало, согласованное с первой 10 шиной источника питания, второе 11 токовое зеркало, согласованное со второй 12 шиной источника питания, причем коллектор третьего 6 выходного транзистора соединен с входом второго 11 токового зеркала. Первый 1 токовый вход устройства соединен с входом первого 9 токового зеркала, выход которого подключен к объединенным эмиттерам первого 4 и третьего 6 выходных транзисторов и соединен со вторым 2 токовым входом устройства, коллекторы первого 4 и второго 5 выходных транзисторов соединены с первой 10 шиной источника питания, выход второго 11 токового зеркала соединен с объединенными эмиттерами второго 5 и четвертого 7 выходных транзисторов и через первый 8 источник опорного тока связан с первой 10 шиной источника питания, коллектор четвертого 7 выходного транзистора подключен к входу дополнительного токового зеркала 13, согласованного со второй 12 шиной источника питания, выход которого подключен к выходу 3 устройства, причем базы первого 4 и второго 5 выходных транзисторов подключены к первому 14 источнику вспомогательного напряжения, а базы третьего 6 и четвертого 7 выходных транзисторов подключены ко второму 15 источнику вспомогательного напряжения.

Рассмотрим работу устройства, которое определяет логический факт превышения значения входной переменной х₂ значением входной переменной х₁, т.е. реализует логическую функцию нестрогого сравнения двух многозначных переменных х₁ и х₂ (сравнение на «больше-или-равно»). Функция сравнения (предикат)

принимает единичное значение, если условие, записанное в левой части выражения (1) выполняется.

Входными переменными являются многозначные переменные х₁ и х₂ в форме квантов тока, результат - двоичная переменная, также представляющая собой квант тока. Поскольку значность переменных не входит в выражение (1), то алгоритм работы устройства не зависит от значности.

Вычитание в круглых скобках выражения (1) реализуется следующим образом. Входные многозначные переменные x₁ и х₂ (значности 2 и более), в форме квантов тока поступают на входы in₁ 1 и in₂ 2 устройства. Переменная x₁ в виде кванта втекающего тока поступает на вход первого токового зеркала 9, преобразуется в эквивалентный сигнал вытекающего тока и поступает на выход первого токового зеркала 9. В точке соединения выхода первого токового зеркала 9 и входа in₂ 2 производится вычитание значений квантов тока входных переменных х₁-х₂. Разностный ток поступает на объединенные эмиттеры транзисторов 4 и 6. Режимы работы этих транзисторов задаются значениями напряжений первого 14 и второго 15 дополнительных источников напряжения и обеспечивают предотвращение насыщения транзисторов источника тока x₁ и токового зеркала 11.

Пока значение кванта тока входного сигнала x₁ с выхода токового зеркала 9 по величине не превышает значение тока источника тока x₂ первый разностный ток на объединенных эмиттерах выходных транзисторов 4 и 6 равен нулю. При этом транзистор 4 открыт, а транзистор 6 закрыт. Ток источника тока x₁ замыкается на цепь питания устройства через транзистор 4.

Если значение кванта тока входного сигнала с выхода токового зеркала 9 по величине превысит значение тока источника тока x₂, первый разностный ток на объединенных эмиттерах выходных транзисторов 4 и 6 становится по величине равным разности квантов входного тока и тока источника тока x₂. При этом транзистор 4 закрывается, а транзистор 6 открывается, и втекающий первый разностный ток поступает через открытый транзистор 6 на вход второго токового зеркала 11.

Остальная часть схемы реализует вычитание из 1 выражения (1) в круглых скобках. Единица моделируется вторым источником тока 8, из которого вычитается первый разностный ток с выхода второго токового зеркала 11, образуя второй разностный ток.

Режимы работы этих транзисторов задаются значениями напряжений первого 14 и второго 15 дополнительных источников напряжения и обеспечивают предотвращение насыщения транзисторов второго источника тока 8 и дополнительного токового зеркала 13.

Пока значение кванта первого разностного тока с выхода второго токового зеркала 11 превышает значение тока источника тока 8 второй разностный ток на объединенных эмиттерах выходных транзисторов 5 и 7 равен нулю. При этом транзистор 5 открыт, а транзистор 7 закрыт. Выход второго токового зеркала 11 замыкается на цепь питания через транзистор 5.

Если значение кванта тока входного сигнала с выхода токового зеркала 9 по величине меньше значения тока второго источника тока 8, второй разностный ток на объединенных эмиттерах выходных транзисторов 5 и 7 становится по величине равным разности квантов первого разностного тока и тока источника тока 8. При этом транзистор 5 закрывается, а транзистор 7 открывается, и втекающий второй разностный ток поступает через открытый транзистор 7 на вход дополнительного токового зеркала 13. Резистор 18 служит для контроля уровня выходного тока и при использовании предлагаемой логической схемы в составе других устройств должен быть удален.

Как видно из приведенного описания, реализация логической функции Р(х₁≥х₂)=здесь производится формированием алгебраической суммы квантов тока и выделением определенных значений этой суммы токов. Все элементы приведенной схемы работают в активном режиме, предполагающем отсутствие насыщения в процессе переключений, что повышает общее быстродействие схемы. Кроме того, использование многозначного внутреннего представления сигналов повышает информативность линий связи в реальных микросхемах, что уменьшает их количество. Использование стабильных значений квантов тока, а также определение выходного сигнала разностью этих токов обеспечивает малую зависимость работоспособности устройства от внешних дестабилизирующих факторов (девиация питающего напряжения, радиационное и температурное воздействия, синфазная помеха и др.).

Показанные на чертежах фиг. 3, фиг. 4 результаты моделирования подтверждают указанные свойства заявляемой схемы.

Таким образом, рассмотренное схемотехническое решение логического элемента нестрогого сравнения двух k-значных переменных характеризуется многозначным состоянием внутренних сигналов и сигналов на их токовых входах и двоичным сигналом на токовом выходе и могут быть положены в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.

БИБЛИОГРАФИЧЕСКИЙ СПИСОК

1. Патент US 8159304, fig. 5.

2. Патент US №5977829, fig. 1.

3. Патент US №5789982, fig. 2.

4. Патент US №5140282.

5. Патент US №6624701, fig. 4.

6. Патент US №6529078.

7. Патент US №5734294.

8. Патент US №5557220.

9. Патент US №6624701.

10. Патент RU №2319296.

11. Патент RU №2436224.

12. Патент RU №2319296.

13. Патент RU №2321157.

14. Патент RU №2383099

15. Малюгин В.Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982, №4. С. 84-93.

16. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001. - 147 с.

17. Чернов Н.И. Линейный синтез цифровых структур АСОИУ // Учебное пособие Таганрог. - ТРТУ, 2004 г., 118 с.

Логический элемент нестрогого сравнения на неравенство двух многозначных переменных, содержащий первый (1) и второй (2) токовые входы устройства, токовый выход (3) устройства, первый (4) и второй (5) выходные транзисторы с объединенными базами, третий (6) и четвертый (7) выходные транзисторы другого типа проводимости с объединенными базами, причем эмиттер первого (4) и третьего (6) выходных транзисторов объединены, а эмиттеры второго (5) и четвертого (7) выходных транзисторов связаны друг с другом, первый (8) источник опорного тока, первое (9) токовое зеркало, согласованное с первой (10) шиной источника питания, второе (11) токовое зеркало, согласованное со второй (12) шиной источника питания, причем коллектор третьего (6) выходного транзистора соединен с входом второго (11) токового зеркала, отличающийся тем, что первый (1) токовый вход устройства соединен с входом первого (9) токового зеркала, выход которого подключен к объединенным эмиттерам первого (4) и третьего (6) выходных транзисторов и соединен со вторым (2) токовым входом устройства, коллекторы первого (4) и второго (5) выходных транзисторов соединены с первой (10) шиной источника питания, выход второго (11) токового зеркала соединен с объединенными эмиттерами второго (5) и четвертого (7) выходных транзисторов и через первый (8) источник опорного тока связан с первой (10) шиной источника питания, коллектор четвертого (7) выходного транзистора подключен к входу дополнительного токового зеркала (13), согласованного со второй (12) шиной источника питания, выход которого подключен к выходу (3) устройства, причем базы первого (4) и второго (5) выходных транзисторов подключены к первому (14) источнику вспомогательного напряжения, а базы третьего (6) и четвертого (7) выходных транзисторов подключены ко второму (15) источнику вспомогательного напряжения.