Устройство для вычисления модуля комплексного числа

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях. Технический результат заключается в повышении быстродействия устройства при вычислении модуля комплексного числа при уменьшении аппаратурных затрат и при неснижении точности вычисления. Технический результат достигается за счет устройства, которое содержит регистры аргумента, две схемы сравнения, коммутаторы и сумматор. В устройство дополнительно введены схема сравнения и два коммутатора, управляющие входы которых связаны с выходами обеих схем сравнения. 2 ил.

 

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях.

Известны устройства для вычисления модуля комплексного числа [А.с. 1001085 СССР. Устройство для вычисления модуля комплексного числа, 1983 г.], а также [А.с. 1508206 A1 СССР. Устройство для вычисления модуля комплексного числа, 1989 г.].

Недостатком обоих устройств является большое количество аппаратуры (электронных компонентов).

Наиболее близким по технической сущности является устройство для вычисления модуля комплексного числа [А.с. 1693599 A1 СССР. Устройство для вычисления модуля комплексного числа. 1991 г.].

Оно содержит два регистра аргумента, три сумматора и первый коммутатор, причем n-разрядный выход первого регистра аргумента соединен с n-разрядными входами первых слагаемых первого и второго сумматоров, выходы n-2 старших разрядов первого регистра аргумента соединены с n-2 младшими разрядами входа первого слагаемого третьего сумматора, n-разрядные прямые и инверсные выходы второго регистра аргумента соединены с входами вторых слагаемых, соответственно, третьего и второго сумматоров, выходы n-2 старших разрядов прямого выхода второго регистра аргумента соединены с n-2 младшими разрядами второго слагаемого первого сумматора, выходы первого и третьего сумматоров соединены, соответственно, с первым и вторым информационными входами первого коммутатора, кроме того, дополнительно устройство содержит пять коммутаторов, схему сравнения, буферный регистр, пять триггеров, логические схемы НЕ, ИСКЛЮЧАЮЩЕЕ ИЛИ и блок управления.

Недостатками этого устройства являются большие аппаратурные затраты и малое быстродействие (результат его работы проявляется за несколько тактов).

Задачей настоящего изобретения является повышение технической эффективности.

Технический результат настоящего изобретения - повышенное быстродействие устройства при вычислении модуля комплексного числа при уменьшении аппаратурных затрат и при неснижении точности вычисления.

Поставленная задача решена предложенным устройством для вычисления модуля комплексного числа, который содержит первый и второй регистры аргумента, первый, второй, третий и четвертый коммутаторы, первую и вторую схему сравнения, сумматор, при этом информационные выходы первого и второго регистров аргумента соединены с информационными входами первой, а через одноименные коммутаторы также и со входами второй схемы сравнения, прямой и инверсный выходы первой схемы сравнения связаны с управляющими входами первого и второго коммутаторов соответственно, кроме того, информационные выходы первого и второго регистра аргумента связаны также с информационными входами третьего и четвертого коммутаторов соответственно, чьи управляющие входы связаны с выходами первой и второй схемы сравнения, а выходы связаны со входами сумматора, выход которого является выходом устройства.

Введение дополнительно второй схемы сравнения, причем, как и первой - в виде комбинационных схем, позволило резко сократить время вычисления, а также уменьшить объем оборудования без снижения точности вычисления модуля комплексного числа. Это является новым техническим решением в технике цифрового функционального преобразования, поскольку результаты проведенного заявителем анализа аналогов и прототипа не позволили выявить признаки, тождественные всем существенным признакам данного изобретения.

Предложенное устройство имеет изобретательский уровень, так как из опубликованных научных данных и существующих технических решений явным образом не следует, что заявляемая совокупность блоков, узлов и связей между ними позволяет сократить время вычисления и уменьшить объем оборудования (микросхемы).

Предложенное устройство для вычисления модуля комплексного числа промышленно применимо, поскольку его техническая реализация возможна с использованием типовых элементов микроэлектронной техники (интегральные логические схемы).

Сущность изобретения заключается в реализации вычисления модуля комплексного числа по следующей формуле:

где M - значение модуля комплексного числа, Re - значение действительной части, Im - значение мнимой части.

На фиг. 1 приведена структурная схема устройства для вычисления

модуля комплексного числа, на фиг. 2 - функциональные схемы первой и второй схем сравнения. На ней буквами X и Y обозначены | Re | (или 1 2 | Re | ) и | Im | (или 1 2 | Im | ) соответственно. Кроме того, A ( A ¯ ) и B помечены выходы первой и второй схем сравнения соответственно.

Заявленное устройство содержит первый 1 и второй 2 регистры аргумента, первый 3, второй 4, третий 5 и четвертый 6 коммутаторы, первую 7 и вторую 8 схемы сравнения и сумматор 9, причем блоки 7, 8 и 9 - комбинационного типа, 10, 11 - входные n-разрядные, а 12 - выходный n-разрядный выход.

Для повышения быстродействия устройства используются дополнительная вторая схема сравнения, причем как первая, так и вторая - комбинационного типа (а не с помощью сумматоров, как у прототипа).

При этом первая и вторая схемы сравнения построены по регулярному принципу: каждый разряд схемы сравнения использует три логические схемы И и "монтажное" ИЛИ.

При этом информационные выходы первого 1 регистра аргумента соединены с информационными входами первой 7, а через первый 3 и третий 5 коммутаторы - со второй 8 схемами сравнения, а информационные выходы второго 2 регистра аргумента связаны с информационными входами первой 7, а через второй 4 коммутатор - со второй 8 схемами сравнения. Информационные выходы регистров 1 и 2 аргументов также связаны с информационными входами третьего 5 и четвертого 6 коммутаторов соответственно, выходы которых соединены со входами сумматора 9 комбинационного типа.

Управляющие входы первого 3 и второго 4 коммутаторов связаны с выходами первой 7 схемы сравнения, а управляющие входы A, B третьего 5 и четвертого 6 коммутаторов связаны с выходом A первой 7 и выходом В второй 8 схем сравнения. Первый 3 и второй 4 коммутаторы пропускают входное двоичное число с арифметическим сдвигом на 1 разряд в сторону младших разрядов, либо без сдвига в зависимости от значения сигналов A и A ¯ , получаемых с выхода первой схемы сравнения. A третий 5 и четвертый 6 коммутаторы пропускают либо с арифметическим сдвигом на 1 разряд, либо - 2 разряда в сторону младших разрядов, либо без сдвига в зависимости от сочетания сигналов A и B, получаемых на выходах первой 7 и второй 8 схем сравнения.

Для каждого коммутатора приводятся таблицы сдвигов (см. далее), которые обеспечены монтажным способом.

Достоверность достижения поставленной цели изобретения - повышение технической эффективности устройства - подтверждается математическими расчетами реального быстродействия и потребного количества аппаратурного оборудования, так как в нем используются функциональные устройства комбинационного типа, то есть срабатывающие за один такт времени.

Устройство работает следующим образом. Как только в регистрах 1, 2 аргумента окажутся мантиссы действительной Re и мнимой Im частей комплексного числа в прямом двоичном коде, n разрядов мантисс каждой части поступают на первую 7 схему сравнения. На ее выходе появляется сигнал A в виде высокого уровня напряжения, соответствующего "1", и сигнал A ¯ в виде низкого уровня напряжения, соответствующий "0", если | Re | | Im | . Если | Re | < | Im | , значения A и A ¯ меняются на противоположные, т.е. A=0, A ¯ = 1 .

Один из сигналов A или A ¯ , равный "1", арифметически сдвигает через один из коммутаторов 3 или 4 содержимое большей части ( | Re | или | Im | ) на один разряд в сторону младших разрядов, т.е. уменьшает в два раза и подает на один из входов второй 8 схемы сравнения. Меньшая же часть ( | Re | или | Im | ) проходит через другой коммутатор из пары 3 или 4 без сдвига на другой вход второй 8 схемы сравнения. На ее выходе появляется сигнал B, равный "1", если 1 2 | Re | | Im | , и "0", если 1 2 | Re | < | Im | , или такие же сигналы если 1 2 | Im | | Re | или 1 2 | Im | < | Re | .

Сигналы A и B в виде сочетаний "0" и "1" поступают на управляющие входы третьего 5 и четвертого 6 коммутаторов, на информационные входы которых поступают n разрядов мантисс в прямом двоичном коде чисел | Re | или | Im | , соответственно 5, 6. Коммутаторы передают эти числа с арифметическим сдвигом на один, два разряда в сторону младших разрядов или без сдвига, причем, каждый по своему правилу в зависимости от значений A и B, в соответствии с таблицами.

На выходе сумматора 9 появляется n-разрядный двоичный код результата - модуль комплексного числа.

Благодаря использованию функциональных логических схем комбинационного типа результат появляется в одном такте, т.е. спустя время переходных процессов в высокоскоростных микросхемах.

Устройство для вычисления модуля комплексного числа, содержащее первый и второй регистры аргумента, первый и второй коммутаторы, сумматор, первую схему сравнения, причем n-разрядные выходы первого и второго регистров аргументов связаны с информационными входами первого и второго коммутаторов соответственно, а также с двумя входами первой схемы сравнения, выходы которой связаны с управляющими входами первого и второго коммутаторов, отличающееся тем, что в него дополнительно введены третий и четвертый коммутаторы, вторая схема сравнения, первый и второй входы которой связаны с выходами первого и второго коммутаторов соответственно, а выходы первого и второго регистров аргумента соединены с информационными входами третьего и четвертого коммутаторов соответственно, чьи управляющие входы связаны с выходами первой и второй схем сравнения, кроме того, выходы третьего и четвертого коммутаторов связаны со входами сумматора, выход которого является выходом устройства.



 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано при обработке гидроакустических сигналов в системах передачи информации. Технический результат заключается в обеспечении возможности функционирования в реальном масштабе времени.

Изобретение относится к вычислительной технике и предназначено для построения однородных вычислительных сред, выполняющих функцию выравнивания порядков двоичных чисел.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. .

Изобретение относится к гидроакустике и может быть использовано в системах целеуказания, самонаведения и телеметрии подводных аппаратов. .

Изобретение относится к вычислительной технике и может быть использовано в системах передачи информации широкополосными фазоманипулированными сигналами в гидроакустических системах на подводных объектах.

Изобретение относится к области вычислительной техники и может быть использовано в системах цифровой вычислительной техники как средство предварительной обработки информации для реализации мажоритарной функции либо дизъюнкции, либо конъюнкции входных двоичных сигналов.

Изобретение относится к вычислительной техники и может быть использовано для построения средств автоматики, функциональных узлов систем управления. .

Изобретение относится к цифровой вычислительной технике и может быть использовано в процессорных устройствах ЭВМ и в устройствах цифровой автоматики. .

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. .

Изобретение относится к приборостроительной промышленности и может быть использовано в системах автоматического управления летательными аппаратами в условиях меняющихся задающих воздействий по знаку и величине.

Изобретение относится к вычислительной технике, для выполнения арифметических операций, вычисления ряда алгебраических и тригонометрических функций, решения задач по преобразованию координат. Технический результат заключается в обеспечении возможности вычисления алгебраических функций типа дробно-рационального. Устройство содержит сумматоры-вычитатели, регистры сдвига, группы логических элементов И, ИЛИ, блок памяти, блок сравнения и блок управления, причем первый выход первого сумматора-вычитателя подключен к первому входу устройства и к первому входу первого регистра сдвига, выход которого подключен к группе элементов И, а первый выход второго сумматора-вычитателя подключен к второму выходу устройства и к первому входу второго регистра сдвига, выход которого подключен к первым входам второй группы элементов И. В устройство дополнительно введен четвертый сумматор-вычитатель, входы которого связаны с выходом первого сумматора-вычитателя, с четвертым входом арифметического устройства соответственно, а выход которого является четвертым выходом всего устройства. 1 ил., 1 табл.

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство предварительной обработки информации. Технический результат заключается в расширении функциональных возможностей, а именно в реализации мажоритарной функции нескольких аргументов - входных двоичных сигналов либо дизъюнкции (конъюнкции) тех же аргументов. Мажоритарный модуль содержит два элемента И (11, 12), два элемента ИЛИ (21, 22) и девять мажоритарных элементов (31, … , 39). За счет указанных элементов и новой схемы их соединения, глубина которой равна четырем, обеспечивается обработка пяти входных двоичных сигналов. В результате достигнуто расширение функциональных возможностей мажоритарного модуля и уменьшение относительного показателя схемной глубины. 1 ил.

Изобретение относится к области компьютерной техники и, в частности, к векторной обработке в вычислительной среде. Технический результат заключается в повышении надежности вычисления контрольной суммы. Технический результат достигается за счет получения процессором для исполнения машинной команды, содержащей поле кода операции для предоставления кода операции, идентифицирующего операцию векторного типа контрольной суммы, поле первого регистра, используемое для обозначения первого регистра, содержащего первый операнд, поле второго регистра, используемое для обозначения второго регистра, содержащего второй операнд, и исполнение машинной команды, которое включает суммирование друг с другом набора элементов второго операнда для получения первого результата, включающее выполнение одной или нескольких операций сложения с циклическим переносом, осуществляемое на основе выполнения операции сложения с циклическим переносом и формирования суммы добавление переноса из избранной позиции суммы, если таковой имеется, к выбранной позиции в выбранном элементе первого операнда, и помещение первого результата в выбранный элемент первого операнда. 3 н. и 17 з.п. ф-лы, 32 ил.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики и функциональных узлов систем управления. Технический результат заключается в расширении функциональных возможностей мажоритарного модуля за счет обеспечения реализации всех мажоритарных функций, зависящих от трех аргументов, при пяти входах модуля. Технический результат достигается за счет универсального мажоритарного модуля, который содержит пять входов модуля 1, 2, 3, 4, 5, мажоритарный элемент 6, элемент НЕРАВНОЗНАЧНОСТЬ 7, первый элемент И 8, второй элемент И 9, элемент ИЛИ 10 и выход модуля 11. 1 ил., 2 табл.

Изобретение относится к вычислительной технике и может быть использовано для вычисления значений логарифмической функции от двоичного аргумента. Технический результат заключается в обеспечении возможности получения результата логарифмирования двоичных чисел с меньшими погрешностями и повышении достоверности выходных результатов. Технический результат достигается за счет устройства для логарифмирования двоичных чисел, которое содержит регистры старших и младших разрядов аргумента, первый, второй и третий блоки постоянной памяти, блок управления, коммутатор, сумматор, выходной регистр, триггер числа, сдвигатель, блок управления сдвигателем, блоки сравнения, ячейку памяти константы "1", связанную с первым блоком постоянной памяти. 2 ил.

Изобретение относится к устройствам для вычисления модуля комплексного числа. Технический результат заключается в повышении точности вычисления модуля комплексного числа. Устройство содержит первый и второй регистры, первый, второй, третий сумматоры и коммутатор, причем входы разрядов первого и второго регистров подключены к информационным входам устройства, прямые выходы разрядов первого регистра подключены к первой группе входов первого сумматора, инверсные выходы разрядов второго регистра подключены к второй группе входов первого сумматора, прямой и инверсный выходы знакового разряда которого подключены к управляющему входу коммутатора через элемент временной задержки сигналов. 1 ил.

Изобретение относится к области радиотехники. Технический результат заключается в схемотехническом упрощении, сокращении номенклатуры и числа используемых логических элементов. Мажоритарный элемент «6 и более из 11» содержит 30 двухвходовых элементов И и 33 элемента ИЛИ, одиннадцать иерархических уровней с логическими элементами ИЛИ и двухвходовыми элементами И, каждый из первых пяти уровней состоит из пяти пар элементов ИЛИ и И, при этом каждый из десяти первых входов устройства соединен с соответствующей парой элементов ИЛИ и И первого уровня, а одиннадцатый вход соединен с пятой парой логических элементов ИЛИ и И второго уровня, выход элемента И 11 уровня является выходом мажоритарного элемента. 2 ил.

Изобретение относится к вычислительной технике и может быть использовано для построения отказоустойчивых средств автоматики, функциональных узлов систем управления и др. Техническим результатом изобретения является повышение быстродействия устройства и уменьшение его сложности при реализации мажоритарной функции, дизъюнкции, конъюнкции пяти аргументов. Мажоритарный модуль «три из пяти» содержит пять информационных входов 1, 2, 3, 4, 5, два настроечных входа 6, 7, выход модуля 8, мажоритарный элемент 9, первый элемент ИЛИ 10, второй элемент ИЛИ 11, третий элемент ИЛИ 12, четвертый элемент ИЛИ 13, первый элемент И 14, второй элемент И 15, третий элемент И 16, четвертый элемент И 17, пятый элемент И 18, шестой элемент И 19. 1 ил., 1 табл.

Изобретение относится к области радиотехники и может найти применение в радиосредствах специальной радиосвязи для высоконадежной передачи данных по радиоканалу в условиях воздействия комплекса помех, а также может быть использовано как элемент более сложного устройства - блока логической обработки, реализующего заданный мажоритарный алгоритм повышения достоверности по совокупности правил мажоритирования. Технический результат изобретения заключается в схемотехническом упрощении, сокращении номенклатуры и числа используемых логических элементов, а также обеспечении возможности реализации мажоритарного элемента на электронных компонентах с изменяемой архитектурой. Мажоритарный элемент «7 и более из 13» содержит 13 иерархических уровней с 46 двухвходовыми элементами И и 42 логическими элементами ИЛИ. 2 ил.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. Технический результат заключается в обеспечении однородности состава и упрощении реализации параллельного набора шести простых симметричных булевых функций, зависящих от параллельного набора шести аргументов - входных двоичных сигналов. Логический вычислитель содержит двадцать мажоритарных элементов (11, …, 120), за счет которых обеспечиваются однородность состава и реализация целевых функций без использования настроечных сигналов. 1 ил., 1 табл.
Наверх