Устройство обработки данных и способ обработки данных



Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных
Устройство обработки данных и способ обработки данных

 


Владельцы патента RU 2574828:

СОНИ КОРПОРЕЙШН (JP)

Группа изобретений относится к области передачи данных и может быть использована для кодирования/декодирования с использованием кода LDPC. Техническим результатом является повышение устойчивости к ошибкам данных. Кодер LDPC выполняет кодирование с использованием кода LDPC, имеющего длину кода 4320 битов и скорость кодирования 1/2. Матрица Н проверки на четность кода LDPC выполнена посредством размещения элементов 1 информационной матрицы, определенных на основе таблицы исходного значения матрицы проверки на четность для матрицы Н проверки на четность, представляющей положения элементов 1 информационной матрицы в соответствии с длиной информации, длиной кода и скоростью кодирования для каждых 72 столбцов, в направлении столбцов в период 72 столбца. 4 н. и 3 з.п. ф-лы, 146 ил.

 

Область техники, к которой относится изобретение

Настоящее изобретение относится к устройству обработки данных и к способу обработки данных, и, более конкретно, например, к устройству обработки данных и способу обработки данных, которые выполнены с возможностью повышения устойчивости к ошибке данных.

Уровень техники

Код LDPC (проверки на четность низкой плотности) имеет высокую способность коррекции ошибок и, в последнее время, например, началось его широкое использования для системы передачи, которая включает в себя спутниковую цифровую широковещательную передачу данных, такую как DVB (Цифровая широковещательная передача видеоданных)-S.2 (например, см. Непатентный документ 1), которая используется в Европе. Кроме того, пересматривается возможность использования кода LDPC для наземной цифровой широковещательной передачи следующего поколения.

В соответствии с последними исследованиями, можно понять, что при использовании кода LDPC, аналогично турбокоду и т.п., могут быть достигнуты возможности, близкие к пределу Шеннона, по мере увеличения длины кода. Кроме того, поскольку код LDPC имеет такое свойство, что минимальное расстояние представляет собой пропорцию длины кода, LDPC имеет хорошую характеристику относительно вероятности ошибки блоков и имеет преимущество, состоящее в том, что так называемое, явление нижнего уровня ошибки, которое наблюдается в характеристиках декодирования Турбо кода и т.п., в основном, не возникает.

Далее код LDPC будет описан более конкретно. Код LDPC представляет собой линейный код и здесь будет описан, как имеющий две размерности, что не является необходимым.

Код LDPC имеет отличительную характеристику, состоящую в том, что матрица проверки на четность, которая определяет код LDPC, является разреженной. Здесь разреженная матрица представляет собой матрицу, в которой число элементов "1" матрицы очень мало (матрица, в которой большая часть элементов представляют собой "0").

На фиг.1 иллюстрируется пример матрицы Н проверки на четность кода LDPC.

В матрице Н проверки на четность, показанной на фиг.1, вес (количество "1") (вес столбца) каждого столбца составляет "3", и вес (вес строки) каждой строки составляет "6".

При кодировании (кодировании LDPC) в соответствии с кодом LDPC, например, матрицу G генерирования генерируют на основе матрицы Н проверки на четность, и кодовое слово (код LDPC) генерируют путем умножения битов информации в двух размерностях на матрицу G генерирования.

Более конкретно, устройство кодирования, которое выполняет кодирование LDPC, вначале вычисляет матрицу G генерирования, которая удовлетворяет уравнению GHT=0 при HT, представляющей собой транспонированную матрицу для матрицы Н проверки на четность. Здесь, в случае, когда матрица G генерирования представляет собой матрицу К×N, устройство кодирования генерирует кодовое слово с (=uG), формируемое N битами, путем умножения матрицы G генерирования на строку битов (вектор u) битов информации, сформированных К битами. Кодовое слово (код LDPC), которое генерируется с помощью устройства кодирования, принимают на стороне приема через заданный канал связи.

Декодирование кода LDPC представляет собой алгоритм, предложенный Галлагером, который назвал его вероятностным декодированием, и может быть выполнено в соответствии с алгоритмом передачи сообщений, который основан на распространении доверия, о так называемом, графе Таннера, который сформирован переменным узлом (также называется узлом сообщения) и проверочным узлом. Ниже переменный узел и проверочный узел будут просто называться узлами, в соответствующих местах.

На фиг.2 иллюстрируется последовательность декодирования кода LDPC.

Ниже реальное значение (принятый LLR), который получают путем представления вероятности "0" для значения i-ого кодового бита для кода LDPC (одно кодовое слово), который принимают на стороне приема, как логарифмическое отношение правдоподобия, также будет называться принятым значением u0i, насколько это соответствует. Кроме того, сообщение, которое выводят из узла проверки, обозначено, как uj, и сообщение, которое выводят от переменного узла, обозначено, как vi.

Вначале, при декодировании кода LDPC, как показано на фиг.2, на этапе S11, код LDPC инициализирует сообщение (сообщение узла проверки) uj, переводя его в "0", переменную k, которая принимает целое число, как счетчик процесса повторения, инициализируют, сбрасывая ее в "0", и обработка переходит на этап S12. На этапе S12, на основе принятого значения u0i, которое получают путем приема кода LDPC, получают сообщение (сообщение переменного узла) vi, выполняя вычисление (вычисление переменного узла), представленное в Уравнении (1), и сообщение uj получают, выполняя вычисление (вычисление проверочного узла), представленное в Уравнении (2), на основе сообщения vi.

Уравнение 1

Уравнение 2

Здесь dv и dc, представленные в Уравнениях (1) и (2), представляют собой параметры, которые представляют количество "1" матрицы Н проверки на четность в вертикальном направлении (столбец) и в горизонтальном направлении (строка), которые могут быть выбраны произвольно, и, например, в случае кода (3, 6), dv=3 и dc=6.

Кроме того, при вычислении переменного узла в соответствии с Уравнением (1) и при вычислении проверочного узла в соответствии с Уравнением (2), каждое сообщение, вводимое из ответвления (ребра) (линия, соединяющая переменный узел и проверочный узел), в который должно быть выведено сообщение, не установлено, как цель вычисления, и, соответственно, диапазоны вычисления составляют от 1 до dv-1 и от 1 до dc-1. Вычисление проверочного узла, представленное в Уравнении (2), фактически выполняют путем комбинирования таблицы функции R (v1, v2), представленной в Уравнении (3), которая определена, как выход двух входов v1 и v2, заранее и последовательно (рекурсивно), используя таблицу, представленную в Уравнении (4).

Уравнение 3

Уравнение 4

Кроме того, на этапе S12, переменную k последовательно увеличивают на единицу, и обработка переходит на этап S13. На этапе S13 определяют, больше или нет переменная k заданного количества С повторений декодирования. На этапе S13, в случае, когда переменную k определяют, как не большую, чем С, обработка возвращается на этап S12, и ту же обработку повторяют.

С другой стороны, в случае, когда переменную k определяют, как превышающую С, на этапе S13, обработка переходит на этап S14, сообщение vi, как результат декодирования, который выводят в конечном итоге, получают, выполняя вычисление, представленное в Уравнении (5), и выводят, на чем обработка декодирования кода LDPC заканчивается.

Уравнение 5

Здесь вычисление, представленное в Уравнении (5), в отличие от вычисления переменного узла, представленного в Уравнении (1), выполняют, используя сообщение uj, подаваемое из всех ответвлений, которые соединены с переменным узлом.

На фиг.3 иллюстрируется пример матрицы Н проверки на четность для кода LDPC (3, 6) (скорость кодирования 1/2, длина кода 12).

В матрице Н проверки на четность, представленной на фиг.3, аналогично тому, что показано на фиг.1, вес столбца равен 3, и вес строки равен 6.

На фиг.4 иллюстрируется граф Таннера матрицы Н проверки на четность, представленной на фиг.3.

Здесь, на фиг.4, узел, который обозначен знаком "плюс" "+", представляет собой проверочный узел, и узел, который обозначен знаком "равенства" "=", представляет собой переменный узел. Проверочный узел и переменный узел соответствуют строке и столбцу матрицы Н проверки на четность. Линия, проведенная между проверочным узлом и переменным узлом, представляет собой ответвление (ребро) и соответствует "1" элемента матрицы проверки на четность.

Другими словами, в случае, когда элемент j-ой строки и i-ого столбца матрицы проверки на четность равен "1", на фиг.4, i-ый переменный узел (узел "=") сверху и j-ый проверочный узел (узел "+") сверху соединены ответвлением. Ответвление представляет, что кодовый бит, соответствующий переменному узлу, имеет ограниченное условие, соответствующее проверочному узлу.

Алгоритм суммы - произведения, представляет собой способ декодирования кода LDPC, в котором вычисление переменного узла и вычисление проверочного узла выполняются многократно.

На фиг.5 иллюстрируется вычисление переменного узла, которое выполняют на переменном узле.

В переменном узле сообщение vi, которое соответствует ответвлению, которое представляет собой цель вычисления, получают с помощью вычисления переменного узла, который представлен в Уравнении (1), используя сообщения u1 и u2, подаваемые из остальных ответвлений, соединенных с переменным узлом, и принятое значение u0i. Сообщения, которые соответствуют другим ответвлениям, получают таким же образом.

На фиг.6 иллюстрируется вычисление проверочного узла, которое выполняют в проверочном узле.

Здесь вычисление проверочного узла, представленное в Уравнении (2), может быть перезаписано в Уравнение (6), используя уравнения а×b=exp{ln(|а|)+ln(|b|)}×sign(a)×sign(b). Здесь, sign (х) представляет собой 1, когда х≥0, и представляет собой -1, когда х<0.

Уравнение 6

В случае, когда х≥0, когда функция φ(х) определена, как уравнение φ(х)=ln(tanh(х/2)), уравнение φ-1(х)=2tanh-1(e-x), удовлетворяется, и, соответственно. Уравнение (6) может быть преобразовано в Уравнение (7).

Уравнение 7

В проверочном узле вычисление проверочного узла, представленное в Уравнении (2), выполняют на основе Уравнения (7).

Другими словами, в проверочном узле, как представлено на фиг.6, сообщение uj, которое соответствует ответвлению, которое представляет собой цель вычисления, может быть получено путем вычисления проверочного узла, представленного в Уравнении (7), используя сообщения v1, v2, v3, v4 и v5, подаваемые из остальных ответвлений, соединенных с проверочным узлом. Сообщения, соответствующие другим ответвлениям, получают таким же образом.

Кроме того, функция ϕ(х), представленная в Уравнении (7), может быть представлена, как уравнение of ϕ(х)=ln((ex+1)/(ex-1)), и ϕ(х)=ϕ-1(х) for х>0. При выполнении функции ϕ(х) и ϕ-1(х) в аппаратных средствах, возникают случаи, когда функции воплощают, используя LUT (справочные таблицы), и LUT являются одинаковыми для обеих функций.

Список литературы

Непатентный документ

Непатентный документ 1: DVB-S.2: ETSI EN 302 307 VI. 1.2 (2006-06)

Раскрытие изобретения

Задачи, решаемые изобретением

Код LDPC используется в DVB-S.2, который представляет собой стандарт спутниковой цифровой широковещательной передачи, или DVB-T.2, который представляет собой стандарт наземной цифровой широковещательной передачи следующего поколения. Кроме того, код LDPC, как планируется, должен использоваться в DVB-C.2, который представляет собой стандарт цифровой широковещательной передачи CATV следующего поколения (кабельное телевидение).

В цифровой широковещательной передаче, которая соответствует стандарту DVB, такому, как DVB-S.2, код LDPC установлен (символизирован), как символ ортогональной модуляции (цифровой модуляции), такой как QPSK (квадратурная манипуляция с фазовым сдвигом), и символ преобразуют на сигнальную точку и передают.

При символизации кода LDP обмен кодовыми битами кода LDPC выполняют в единицах по два или больше кодовых битов, и кодовые биты после обмена рассматриваются, как символьные биты.

Для обмена кодовыми битами для символизации кода LDPC, предложены различные системы, и, например, такие системы определены также в DVB-T.2.

Однако, DVB-T.2 представляет собой стандарт цифровой широковещательной передачи, который специализированно используют для фиксированных оконечных устройств, таких как телевизионные приемники, установленные в домах и т.п., и, может не соответствовать цифровой широковещательной передаче, которая специально используется для мобильных оконечных устройств.

Другими словами, размеры схемы мобильных оконечных устройств должны быть меньшими, чем у фиксированных оконечных устройств, и должно быть достигнуто меньшее потребление энергии мобильным оконечным устройством. В соответствии с этим, при цифровой широковещательной передаче, которая специально используется для мобильных оконечных устройств, для уменьшения нагрузки, необходимой для обработки, такой как декодирование кода LDPC и т.п. в мобильном оконечном устройстве, например, возникают случаи, когда количество повторений при декодировании кода LDPC (количество С повторений) или длина кода LDPC ограничены в большей степени, чем при цифровой широковещательной передачи, которая специально используется для фиксированных оконечных устройств.

Однако, даже при таких ограничениях, устойчивость к ошибкам должна поддерживаться в определенной степени.

Настоящее изобретение было разработано с учетом такой ситуации и предназначено для улучшения устойчивости к ошибке данных, таких как код LDPC.

Решения задач

В соответствии с первым аспектом настоящего изобретения, предложено устройство обработки данных или способ обработки данных, включающие в себя средство кодирования, которое выполняет кодирование с использованием кода LDPC, имеющего длину кода 4320 битов и скорость кодирования 1/2, или выполняет кодирование с использованием кода LDPC, имеющего длину кода 4320 битов и скорость кодирования 1/2, при этом матрица проверки на четность кода LDPC составлена путем размещения элементов 1 информационной матрицы, определенных на основе таблицы исходного значения матрицы проверки на четность для матрицы проверки на четность, представляющей положения элементов 1 информационной матрицы, соответствующих длине информации в соответствии с длиной кода и скоростью кодирования для каждых 72 столбцов, в направлении столбцов, с периодом 72 столбца, и таблицу исходного значения матрицы проверки на четность формируют следующим образом:

142 150 213 247 507 538 578 828 969 1042 1781 1612 1584 1509 1315 1107 1934 2106 2117

3 17 20 31 97 466 571 580 842 983 1480 1465 1413 1392 1261 1226 1152 2047 2125

49 169 258 548 582 839 873 881 931 995 1906 1865 1826 1776 1654 1639 1209 1145 1956

148 393 396 486 568 806 909 965 1947 1844 1736 1664 1534 1402 1371 1306 1256 1203 2055

185 191 263 290 384 769 981 1071 1926 1910 1880 1842 1815 1769 1723 1554 1357 1202 1991

424 444 923 1679

91 436 535 978

362 677 821 1695

1454 1392 1117 2030

35 840 1477 2152

1061 1836 1202 1879

242 286 1140 1538

111 240 481 760

59 1268 1899 2144

737 1395 1299 2072

34 288 810 1903

232 1013 1365 1729

410 783 1066 1187

113 885 1423 1560

760 909 1475 2048

68 254 420 1867

283 325 334 970

168 321 479 554

378 836 1913 1928

101 238 964 1393

304 460 1497 1588

151 192 1075 1614

297 313 677 1303

329 447 1348 1832

582 831 984 1900.

В соответствии со вторым аспектом настоящего изобретения, предложено устройство или способ обработки данных, состоящий в обработке данных, включающее в себя средство кодирования, которое выполняет кодирование с использованием кода LDPC, имеющего длину кода 4320 битов и скорость кодирования 7/12, или выполняет кодирование с использованием кода LDPC, имеющего длину кода 4320 битов и скорость кодирования 7/12, при этом матрица проверки на четность кода LDPC выполнена путем размещения элементов 1 информационной матрицы, которые определяют на основе таблицы исходного значения матрицы проверки на четность для матрицы проверки на четность, представляющей положения элементов 1 информационной матрицы, соответствующей длине информации в соответствии с длиной кода и скоростью кодирования для каждых 72 столбцов, в направлении столбца, в период 72 столбца, и таблицу исходного значения матрицы проверки на четность формируют следующим образом:

96 246 326 621 668 748 874 965 1022 1627 1481 1469 1300 1142 1117 1108 1702

22 79 122 127 339 359 516 587 1025 1681 1651 1594 1484 1478 1294 1143 1794

80 426 429 506 599 810 892 1016 1729 1713 1384 1316 1281 1277 1246 1117 1753

15 145 182 305 451 563 570 635 781 827 983 1317 1311 1244 1204 1123 1348

11 157 164 292 301 360 636 859 871 895 1613 1454 1268 1206 1164 1138 1783

455 610 1123 1603

631 914 1424 1461

149 507 1275 1468

5 1078 1415 1735

169 772 775 1516

1683 1315 1207 1688

19 1053 1221 1260

933 1095 1597 1628

893 1360 1209 1740

1675 1486 1222 1737

897 1074 1651 1728

115 730 1363 1752

1734 1672 1552 1795

75 1087 1371 1712

123 438 839 1074

4 203 1407 1798

441 476 658 1400

380 1741 1341 1774

974 1664 1487 1756

7 273 834 1658

798 1653 1475 1686

12 1539 1237 1709

211 1618 1494 1624

367 1036 1390 1587

18 166 1645 1679

530 1092 1571 1707

588 1689 1593 1707

980 1522 1104 1701

1025 1552 1510 1683

270 340 1326 1770.

В соответствии с третьим аспектом настоящего изобретения предложено устройство или способ обработки данных, состоящий в обработке данных, включающее в себя средство кодирования, которое выполняет кодирование с использованием кода LDPC, имеющего длину кода 4320 битов и скорость кодирования 2/3, или выполняет кодирование с использованием кода LDPC, имеющего длину кода 4320 битов и скорость кодирования 2/3, при этом матрица проверки на четность кода LDPC выполнена путем размещения элементов 1 информационной матрицы, которые определяют на основе таблицы исходного значения матрицы проверки на четность для матрицы проверки на четность, представляющей положения элементов 1 информационной матрицы, соответствующей длине информации в соответствии с длиной кода и скоростью кодирования для каждых 72 столбцов, в направлении столбца, в период 72 столбца, и таблицу исходного значения матрицы проверки на четность формируют следующим образом:

56 291 315 374 378 665 682 713 740 884 923 927 1419 1372 1293 1203 1193 1428

1 17 113 402 406 504 559 597 686 697 817 878 983 1007 1034 1231 1142 1431

2 205 350 428 538 605 866 973 1008 1417 1387 1346 1337 1319 1303 1252 1182 1422

50 158 244 424 455 597 830 889 900 945 978 1040 1052 1059 1254 1150 1101 1382

41 53 269 316 449 604 704 752 937 952 1021 1031 1044 1068 1327 1265 1104 1348

601 911 1020 1260

151 674 732 1240

1099 1348 1250 1366

1394 1124 1115 1414

66 250 875 1040

525 603 916 1402

529 561 913 1089

1280 1243 1110 1372

137 656 1316 1369

5 458 1043 1381

1187 1171 1122 1335

18 130 312 1209

30 534 705 1294

272 727 955 1192

925 1385 1287 1437

11 446 1281 1408

614 716 787 1340

615 1411 1147 1416

284 865 1151 1414

202 689 1088 1144

459 633 838 941

46 301 1229 1367

476 1031 1120 1418

138 336 560 1419

168 357 536 938

1001 1052 1162 1414

349 1039 1353 1426

146 203 530 549

510 545 979 1108

479 1069 1106 1244

743 1019 1275 1348

427 721 1023 1435

73 842 1296 1435

323 1140 1106 1428

1074 1353 1235 1391.

В соответствии с четвертым аспектом настоящего изобретения предложено устройство или способ обработки данных, состоящий в обработке данных, включающее в себя средство кодирования, которое выполняет кодирование с использованием кода LDPC, имеющего длину кода 4320 битов и скорость кодирования 3/4, или выполняет кодирование с использованием кода LDPC, имеющего длину кода 4320 битов и скорость кодирования 3/4, при этом матрица проверки на четность кода LDPC выполнена путем размещения элементов 1 информационной матрицы, которые определяют на основе таблицы исходного значения матрицы проверки на четность для матрицы проверки на четность, представляющей положения элементов 1 информационной матрицы, соответствующей длине информации в соответствии с длиной кода и скоростью кодирования для каждых 72 столбцов, в направлении столбца, в период 72 столбца, и таблицу исходного значения матрицы проверки на четность формируют следующим образом:

3 14 207 304 349 414 577 587 748 761 772 855 920 976 1009 1058 1069

4 61 81 86 136 146 257 392 402 594 812 959 972 1037 1055 1064 1076

0 68 160 237 437 512 624 629 652 702 818 858 943 998 1035 1044 1064

10 42 159 215 254 320 373 382 410 492 630 887 889 911 916 975 1069

12 32 298 302 318 425 558 621 670 779 964 967 970 975 1054 1067 1072

124 381 715 981

503 610 633 1030

321 874 900 1020

509 817 902 978

3 118 688 911

515 644 848 1067

13 75 721 970

9 464 756 1023

26 219 304 672

5 310 410 695

0 7 267 1040

76 822 873 1043

7 129 1010 1065

115 156 714 1003

163 480 505 1079

238 601 743 1046

216 702 738 912

13 20 166 979

11 14 261 1051

186 476 595 843

13 237 451 532

7 11 594 738

10 225 495 851

520 675 1018 1045

9 352 514 543

60 917 1071 1074

471 556 673 1062

345 350 1043 1076

5 539 788 1061

704 851 883 1049

211 233 242 1072

9 1047 1057 1076

18 172473 1042

365 488 921 968

211 216 554 824

1 709 923 1074

576 647 901 963

71 676 1053 1073

265 738 958 969

66 274 774 811.

В соответствии с пятым аспектом настоящего изобретения предложено устройство обработки данных, которое выполняет декодирование кода LDPC (проверка на четность низкой плотности), устройство обработки данных, включающее в себя средство декодирования, которое выполняет декодирование кода LDPC, имеющего длину кода 4320 битов и скорость кодирования 1/2, при этом матрица проверки на четность кода LDPC выполнена путем размещения элементов 1 информационной матрицы, которые определяют на основе таблицы исходного значения матрицы проверки на четность для матрицы проверки на четность, представляющей положения элементов 1 информационной матрицы, соответствующей длине информации в соответствии с длиной кода и скоростью кодирования для каждых 72 столбцов, в направлении столбца, в период 72 столбца, и в котором таблицу исходного значения матрицы проверки на четность формируют следующим образом:

142 150 213 247 507 538 578 828 969 1042 1781 1612 1584 1509 1315 1107 1934 2106 2117

3 17 20 31 97 466 571 580 842 983 1480 1465 1413 1392 1261 1226 1152 2047 2125

49 169 258 548 582 839 873 881 931 995 1906 1865 1826 1776 1654 1639 1209 1145 1956

148 393 396 486 568 806 909 965 1947 1844 1736 1664 1534 1402 1371 1306 1256 1203 2055

185 191 263 290 384 769 981 1071 1926 1910 1880 1842 1815 1769 1723 1554 1357 1202 1991

424 444 923 1679

91 436 535 978

362 677 821 1695

1454 1392 1117 2030

35 840 1477 2152

1061 1836 1202 1879

242 286 1140 1538

111 240 481 760

59 1268 1899 2144

737 1395 1299 2072

34 288 810 1903

232 1013 1365 1729

410 783 1066 1187

113 885 1423 1560

760 909 1475 2048

68 254 420 1867

283 325 334 970

168 321 479 554

378 836 1913 1928

101 238 964 1393

304 460 1497 1588

151 192 1075 1614

297 313 677 1303

329 447 1348 1832

582 831 984 1900.

В соответствии с шестым аспектом настоящего изобретения предложено устройство обработки данных, которое выполняет декодирование кода LDPC (проверка на четность низкой плотности), устройство обработки данных, включающее в себя средство декодирования, которое выполняет декодирование кода LDPC, имеющего длину кода 4320 битов и скорость кодирования 7/12, при этом матрица проверки на четность кода LDPC выполнена путем размещения элементов 1 информационной матрицы, которые определяют на основе таблицы исходного значения матрицы проверки на четность для матрицы проверки на четность, представляющей положения элементов 1 информационной матрицы, соответствующей длине информации в соответствии с длиной кода и скоростью кодирования для каждых 72 столбцов, в направлении столбца, в период 72 столбца, и в котором таблицу исходного значения матрицы проверки на четность формируют следующим образом:

96 246 326 621 668 748 874 965 1022 1627 1481 1469 1300 1142 1117 1108 1702

22 79 122 127 339 359 516 587 1025 1681 1651 1594 1484 1478 1294 1143 1794

80 426 429 506 599 810 892 1016 1729 1713 1384 1316 1281 1277 1246 1117 1753

15 145 182 305 451 563 570 635 781 827 983 1317 1311 1244 1204 1123 1348

11 157 164 292 301 360 636 859 871 895 1613 1454 1268 1206 1164 1138 1783

455 610 1123 1603

631 914 1424 1461

149 507 1275 1468

5 1078 1415 1735

169 772 775 1516

1683 1315 1207 1688

19 1053 1221 1260

933 1095 1597 1628

893 1360 1209 1740

1675 1486 1222 1737

897 1074 1651 1728

115 730 1363 1752

1734 1672 1552 1795

75 1087 1371 1712

123 438 839 1074

4203 1407 1798

441 476 658 1400

380 1741 1341 1774

974 1664 1487 1756

7 273 834 1658

798 1653 1475 1686

12 1539 1237 1709

211 1618 1494 1624

367 1036 1390 1587

18 166 1645 1679

530 1092 1571 1707

588 1689 1593 1707

980 1522 1104 1701

1025 1552 1510 1683

270 340 1326 1770.

В соответствии с седьмым аспектом настоящего изобретения, предложено устройство обработки данных, которое выполняет декодирование кода LDPC (проверка на четность низкой плотности), устройство обработки данных, включающее в себя средство декодирования, которое выполняет декодирование кода LDPC, имеющего длину кода 4320 битов и скорость кодирования 2/3, при этом матрица проверки на четность кода LDPC выполнена путем размещения элементов 1 информационной матрицы, которые определяют на основе таблицы исходного значения матрицы проверки на четность для матрицы проверки на четность, представляющей положения элементов 1 информационной матрицы, соответствующей длине информации в соответствии с длиной кода и скоростью кодирования для каждых 72 столбцов, в направлении столбца, в период 72 столбца, и в котором таблицу исходного значения матрицы проверки на четность формируют следующим образом:

56 291 315 374 378 665 682 713 740 884 923 927 1419 1372 1293 1203 1193 1428

1 17 113 402 406 504 559 597 686 697 817 878 983 1007 1034 1231 1142 1431

2 205 350 428 538 605 866 973 1008 1417 1387 1346 1337 1319 1303 1252 1182 1422

50 158 244 424 455 597 830 889 900 945 978 1040 1052 1059 1254 1150 1101 1382

41 53 269 316 449 604 704 752 937 952 1021 1031 1044 1068 1327 1265 1104 1348

601 911 1020 1260

151 674 732 1240

1099 1348 1250 1366

1394 1124 1115 1414

66 250 875 1040

525 603 916 1402

529 561 913 1089

1280 1243 1110 1372

137 656 1316 1369

5458 1043 1381

1187 1171 1122 1335

18 130 312 1209

30 534 705 1294

272 727 955 1192

925 1385 1287 1437

11 446 1281 1408

614 716 787 1340

615 1411 1147 1416

284 865 1151 1414

202 689 1088 1144

459 633 838 941

46 301 1229 1367

476 1031 1120 1418

138 336 560 1419

168 357 536 938

1001 1052 1162 1414

349 1039 1353 1426

146 203 530 549

510 545 979 1108

479 1069 1106 1244

743 1019 1275 1348

427 721 1023 1435

73 842 1296 1435

323 1140 1106 1428

1074 1353 1235 1391.

В соответствии с восьмым аспектом настоящего изобретения предложено устройство обработки данных, которое выполняет декодирование кода LDPC (проверка на четность низкой плотности), устройство обработки данных, включающее в себя средство декодирования, которое выполняет декодирование кода LDPC, имеющего длину кода 4320 битов и скорость кодирования 3/4, при этом матрица проверки на четность кода LDPC выполнена путем размещения элементов 1 информационной матрицы, которые определяют на основе таблицы исходного значения матрицы проверки на четность для матрицы проверки на четность, представляющей положения элементов 1 информационной матрицы, соответствующей длине информации в соответствии с длиной кода и скоростью кодирования для каждых 72 столбцов, в направлении столбца, в период 72 столбца, и в котором таблицу исходного значения матрицы проверки на четность формируют следующим образом:

3 14 207 304 349 414 577 587 748 761 772 855 920 976 1009 1058 1069

4 61 81 86 13 исходного значения 6 146 257 392 402 594 812 959 972 1037 1055 1064 1076

0 68 160 237 437 512 624 629 652 702 818 858 943 998 1035 1044 1064

10 42 159 215 254 320 373 382 410 492 630 887 889 911 916 975 1069

12 32 298 302 318 425 558 621 670 779 964 967 970 975 1054 1067 1072

124 381 715 981

503 610 633 1030

321 874 900 1020

509 817 902 978

3 118 688 911

515 644 848 1067

13 75 721 970

9 464 756 1023

26 219 304 672

5 310 410 695

0 7 267 1040

76 822 873 1043

7 129 1010 1065

115 156 714 1003

163 480 505 1079

238 601 743 1046

216 702 738 912

13 20 166 979

11 14 261 1051

186 476 595 843

13 237 451 532

7 11 594 738

10 225 495 851

520 675 1018 1045

9 352 514 543

60 917 1071 1074

471 556 673 1062

345 350 1043 1076

5 539 788 1061

704 851 883 1049

211 233 242 1072

9 1047 1057 1076

18 172 473 1042

365 488 921 968

211 216 554 824

1 709 923 1074

576 647 901 963

71 676 1053 1073

265 738 958 969

66 274 774 811.

В соответствии с первым - четвертым аспектами настоящего изобретения, кодирование выполняют, используя код LDPC, имеющий длину кода 4320 битов и скорость кодирования 1/2, 7/12, 2/3 или 3/4.

В соответствии с пятым - восьмым аспектами настоящего изобретения, выполняют декодирование кода LDPC, имеющего длину кода 4320 битов и скорость кодирования 1/2, 7/12, 2/3 или 3/4.

Матрицу проверки на четность кода LDPC выполняют путем размещения элементов 1 информационной матрицы, которые определены на основе таблицы исходного значения матрицы проверки на четность для матрицы проверки на четность, представляющей положения элементов 1 информационной матрицы, соответствующей длине информации, в соответствии с длиной кода и скоростью кодирования для каждых из 72 столбцов, в направлении столбцов за период 72 столбца, и таблицу исходного значения матрицы проверки на четность кода LDPC, имеющую скорость кодирования 1/2 формируют следующим образом:

142 150 213 247 507 538 578 828 969 1042 1781 1612 1584 1509 1315 1107 1934 2106 2117

3 17 20 31 97 466 571 580 842 983 1480 1465 1413 1392 1261 1226 1152 2047 2125

49 169 258 548 582 839 873 881 931 995 1906 1865 1826 1776 1654 1639 1209 1145 1956

148 393 396 486 568 806 909 965 1947 1844 1736 1664 1534 1402 1371 1306 1256 1203 2055

185 191 263 290 384 769 981 1071 1926 1910 1880 1842 1815 1769 1723 1554 1357 1202 1991

424 444 923 1679

91 436 535 978

362 677 821 1695

1454 1392 1117 2030

35 840 1477 2152

1061 1836 1202 1879

242 286 1140 1538

111 240 481 760

59 1268 1899 2144

737 1395 1299 2072

34 288 810 1903

232 1013 1365 1729

410 783 1066 1187

113 885 1423 1560

760 909 1475 2048

68 254 420 1867

283 325 334 970

168 321 479 554

378 836 1913 1928

101 238 964 1393

304 460 1497 1588

151 192 1075 1614

297 313 677 1303

329 447 1348 1832

582 831 984 1900.

Кроме того, таблицу исходного значения матрицы проверки на четность кода LDPC, имеющего скорость кодирования 7/12, формируют следующим образом:

96 246 326 621 668 748 874 965 1022 1627 1481 1469 1300 1142 1117 1108 1702

22 79 122 127 339 359 516 587 1025 1681 1651 1594 1484 1478 1294 1143 1794

80 426 429 506 599 810 892 1016 1729 1713 1384 1316 1281 1277 1246 1117 1753

15 145 182 305 451 563 570 635 781 827 983 1317 1311 1244 1204 1123 1348

11 157 164 292 301 360 636 859 871 895 1613 1454 1268 1206 1164 1138 1783

455 610 1123 1603

631 914 1424 1461

149 507 1275 1468

5 1078 1415 1735

169 772 775 1516

1683 1315 1207 1688

19 1053 1221 1260

933 1095 1597 1628

893 1360 1209 1740

1675 1486 1222 1737

897 1074 1651 1728

115 730 1363 1752

1734 1672 1552 1795

75 1087 1371 1712

123 438 839 1074

4 203 1407 1798

441 476 658 1400

380 1741 1341 1774

974 1664 1487 1756

7 273 834 1658

798 1653 1475 1686

12 1539 1237 1709

211 1618 1494 1624

367 1036 1390 1587

18 166 1645 1679

530 1092 1571 1707

588 1689 1593 1707

980 1522 1104 1701

1025 1552 1510 1683

270 340 1326 1770.

Также, таблицу исходного значения матрицы проверки на четность кода LDPC, имеющего скорость кодирования 2/3, формируют следующим образом:

56 291 315 374 378 665 682 713 740 884 923 927 1419 1372 1293 1203 1193 1428

1 17 113 402 406 504 559 597 686 697 817 878 983 1007 1034 1231 1142 1431

2 205 350 428 538 605 866 973 1008 1417 1387 1346 1337 1319 1303 1252 1182 1422

50 158 244 424 455 597 830 889 900 945 978 1040 1052 1059 1254 1150 1101 1382

41 53 269 316 449 604 704 752 937 952 1021 1031 1044 1068 1327 1265 1104 1348

601 911 1020 1260

151 674 732 1240

1099 1348 1250 1366

1394 1124 1115 1414

66 250 875 1040

525 603 916 1402

529 561 913 1089

1280 1243 1110 1372

137 656 1316 1369

5458 1043 1381

1187 1171 1122 1335

18 130 312 1209

30 534 705 1294

272 727 955 1192

925 1385 1287 1437

11 446 1281 1408

614 716 787 1340

615 1411 1147 1416

284 865 1151 1414

202 689 1088 1144

459 633 838 941

46 301 1229 1367

476 1031 1120 1418

138 336 560 1419

168 357 536 938

1001 1052 1162 1414

349 1039 1353 1426

146 203 530 549

510 545 979 1108

479 1069 1106 1244

743 1019 1275 1348

427 721 1023 1435

73 842 1296 1435

323 1140 1106 1428

107 41353 1235 1391.

Кроме того, таблицу исходного значения матрицы проверки на четность кода LDPC, имеющего скорость кодирования 3/4, формируют следующим образом:

3 14 207 304 349 414 577 587 748 761 772 855 920 976 1009 1058 1069

4 61 81 86 136 146 257 392 402 594 812 959 972 1037 1055 1064 1076

0 68 160 237 437 512 624 629 652 702 818 858 943 998 1035 1044 1064

10 42 159 215 254 320 373 382 410 492 630 887 889 911 916 975 1069

12 32 298 302 318 425 558 621 670 779 964 967 970 975 1054 1067 1072

124 381 715 981

503 610 633 1030

321 874 900 1020

509 817 902 978

3 118 688 911

515 644 848 1067

13 75 721 970

9 464 756 1023

26 219 304 672

5 310 410 695

0 7 267 1040

76 822 873 1043

7 129 1010 1065

115 156 714 1003

163 480 505 1079

238 601 743 1046

216 702 738 912

13 20 166 979

11 14 261 1051

186 476 595 843

13 237 451 532

7 11 594 738

10 225 495 851

520 675 1018 1045

9 352 514 543

60 917 1071 1074

471 556 673 1062

345 350 1043 1076

5 539 788 1061

704 851 883 1049

211 233 242 1072

9 1047 1057 1076

18 172 473 1042

365 488 921 968

211 216 554 824

1 709 923 1074

576 647 901 963

71 676 1053 1073

265 738 958 969

66 274 774 811.

Здесь устройство обработки данных может представлять собой независимое устройство или внутренний блок, составляющий устройство.

Эффекты изобретения

В соответствии с первым - восьмым аспектами может быть повышена устойчивость к ошибкам.

Краткое описание чертежей

На фиг.1 показана схема, которая иллюстрирует матрицу Н проверки на четность кода LDPC.

На фиг.2 показана блок-схема последовательности операций, представляющая последовательность декодирования кода LDPC.

На фиг.3 показана схема, которая иллюстрирует пример матрицы проверки на четность кода LDPC.

На фиг.4 показана схема, которая иллюстрирует граф Таннера матрицы проверки на четность.

На фиг.5 показана схема, иллюстрирующая узел колебаний.

На фиг.6 показана схема, иллюстрирующая проверочный узел.

На фиг.7 показана схема, которая иллюстрирует пример конфигурации системы передачи в соответствии с вариантом осуществления настоящего изобретения.

На фиг.8 показана блок-схема, представляющая пример конфигурации устройства передачи 11.

На фиг.9 показана блок-схема, представляющая пример конфигурации перемежителя битов 116.

На фиг.10 показана схема, которая иллюстрирует матрицу проверки на четность.

На фиг.11 показана схема, иллюстрирующая матрицу четности.

На фиг.12 показана схема, которая иллюстрирует матрицу проверки на четность кода LDPC, который определен в стандарте DVB-S.2.

На фиг.13 показана схема, которая иллюстрирует матрицу проверки на четность кода LDPC, который определен в стандарте DVB-S.2.

На фиг.14 показана схема, которая иллюстрирует компоновку точек сигнала 16 QAM.

На фиг.15 показана схема, которая иллюстрирует компоновку точек сигнала 64 QAM.

На фиг.16 показана схема, которая иллюстрирует компоновку точек сигнала 64 QAM.

На фиг.17 показана схема, которая иллюстрирует компоновку точек сигнала 64 QAM.

На фиг.18 показана схема, которая иллюстрирует обработку демультиплексора 25.

На фиг.19 показана схема, которая иллюстрирует обработку демультиплексора 25.

На фиг.20 показана схема, которая иллюстрирует граф Таннера для декодирования кода LDPC.

На фиг.21 представлены схемы, которые поясняют матрицу HT четности, имеющую ступенчатую структуру, и граф Таннера, соответствующий матрице HT четности.

На фиг.22 показана схема, которая иллюстрирует матрицу HT четности матрицы Н проверки на четность, которая соответствует коду LDPC, после перемежения четности.

На фиг.23 показана схема, которая иллюстрирует преобразованную матрицу проверки на четность.

На фиг.24 показана схема, которая иллюстрирует процесс перемежителя 24 со скручиванием столбцов.

На фиг.25 показана схема, которая иллюстрирует запоминающее устройство 31 количества столбцов, которое требуется для перемежения со скручиванием столбцов, и адресов его начальных положений записи.

На фиг.26 показана схема, которая иллюстрирует запоминающее устройство 31 количества столбцов, которое требуется для перемежения со скручиванием столбцов, и адресов его начальных положений записи.

На фиг.27 показана блок-схема последовательности операций, представляющая обработку, выполняемую перемежителем 116 битов и кодером QAM 117.

На фиг.28 показана схема, которая иллюстрирует модель канала связи, используемую при моделировании.

На фиг.29 показана схема, которая иллюстрирует соотношение между коэффициентом ошибок и частотой fd Допплера дрожаний, полученное путем моделирования.

На фиг.30 показана схема, которая иллюстрирует соотношение между коэффициентом ошибок и частотой fd Допплера дрожаний, полученное путем моделирования.

На фиг.31 показана блок-схема, представляющая пример конфигурации кодера LDPC115.

На фиг.32 показана блок-схема последовательности операций, представляющая обработку кодера LDPC 115.

На фиг.33 показана схема, которая иллюстрирует пример таблицы исходного значения матрицы проверки на четность, имеющей скорость кодирования 1/4 и длину кода 16200.

На фиг.34 показана схема, которая иллюстрирует способ получения матрицы Н проверки на четность из таблицы исходного значения матрицы проверки на четность.

На фиг.35 показана схема, которая иллюстрирует пример таблицы исходного значения матрицы проверки на четность, имеющей скорость кодирования 1/4 и длину кода 4320.

На фиг.36 показана схема, которая иллюстрирует пример таблицы исходного значения матрицы проверки на четность, имеющей скорость кодирования 1/3 и длину кода 4320.

На фиг.37 показана схема, которая иллюстрирует пример таблицы исходного значения матрицы проверки на четность, имеющей скорость кодирования 5/12 и длину кода 4320.

На фиг.38 показана схема, которая иллюстрирует пример таблицы исходного значения матрицы проверки на четность, имеющей скорость кодирования 1/2 и длину кода 4320.

На фиг.39 показана схема, которая иллюстрирует пример таблицы исходного значения матрицы проверки на четность, имеющей скорость кодирования 7/12 и длину кода 4320.

На фиг.40 показана схема, которая иллюстрирует пример таблицы исходного значения матрицы проверки на четность, имеющей скорость кодирования 2/3 и длину кода 4320.

На фиг.41 показана схема, которая иллюстрирует пример таблицы исходного значения матрицы проверки на четность, имеющей скорость кодирования 3/4 и длину кода 4320.

На фиг.42 показана схема, которая иллюстрирует пример таблицы исходного значения матрицы проверки на четность, имеющей скорость кодирования 5/6 и длину кода 4320.

На фиг.43 показана схема, которая иллюстрирует пример таблицы исходного значения матрицы проверки на четность, имеющей скорость кодирования 11/12 и длину кода 4320.

На фиг.44 показана схема, которая иллюстрирует пример графа Таннера совокупности последовательности степени, имеющей вес столбца 3 и вес строки 6.

На фиг.45 показана схема, которая иллюстрирует пример графа Таннера совокупности с множеством ребер.

На фиг.46 показана схема, которая иллюстрирует минимальную длину цикла и порог возможностей матрицы проверки на четность кода LDPC, имеющего длину кода 4320.

На фиг.47 показана схема, которая иллюстрирует матрицу проверки на четность кода LDPC, имеющего длину кода 4320.

На фиг.48 показана схема, которая иллюстрирует матрицу проверки на четность кода LDPC, имеющего длину кода 4320.

На фиг.49 показана схема, которая иллюстрирует запоминающее устройства 31 количества столбцов, которое требуется для перемежения со скручиванием столбцов, и адресов его начальных положений записи.

На фиг.50 показана схема, которая иллюстрирует результат моделирования BER в случае, когда выполнено перемежение со скручиванием столбцов.

На фиг.51 показана схема, которая иллюстрирует процесс взаимной замены в соответствии с текущим режимом.

На фиг.52 показана схема, которая иллюстрирует процесс взаимной замены в соответствии с текущим режимом.

На фиг.53 показана схема, которая иллюстрирует группы кодовых битов и группы символьных битов в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/4 модулированы в соответствии с 64 QAM, и множитель b равен двум.

На фиг.54 показана схема, которая иллюстрирует правило выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/4, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.55 показана схема, которая иллюстрирует взаимную замену кодовых битов в соответствии с правилом выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/4, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.56 показана схема, которая иллюстрирует группу кодовых битов и группу символьных битов в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/3, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.57 показана схема, которая иллюстрирует правило выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/3, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.58 показана схема, которая иллюстрирует взаимную замену кодовых битов в соответствии с правилом выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/3, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.59 показана схема, которая иллюстрирует группу кодовых битов и группу символьных битов в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 5/12, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.60 показана схема, которая иллюстрирует правило выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 5/12, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.61 показана схема, которая иллюстрирует взаимную замену кодовых битов в соответствии с правилом выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 5/12, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.62 показана схема, которая иллюстрирует группу кодовых битов и группу символьных битов в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/2, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.63 показана схема, которая иллюстрирует правило выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/2, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.64 показана схема, которая иллюстрирует взаимную замену кодовых битов в соответствии с правилом выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/2, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.65 показана схема, которая иллюстрирует группу кодовых битов и группу символьных битов в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 7/12, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.66 показана схема, которая иллюстрирует правило выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 7/12, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.67 показана схема, которая иллюстрирует взаимную замену кодовых битов в соответствии с правилом выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 7/12, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.68 показана схема, которая иллюстрирует группу кодовых битов и группу символьных битов в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 2/3, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.69 показана схема, которая иллюстрирует правило выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 2/3, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.70 показана схема, которая иллюстрирует взаимную замену кодовых битов в соответствии с правилом выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 2/3, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.71 показана схема, которая иллюстрирует группу кодовых битов и группу символьных битов в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 3/4, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.72 показана схема, которая иллюстрирует правило выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 3/4, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.73 показана схема, которая иллюстрирует взаимную замену кодовых битов, в соответствии с правилом выделения, в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 3/4, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.74 показана схема, которая иллюстрирует группу кодовых битов и группу символьных битов в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 5/6, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.75 показана схема, которая иллюстрирует правило выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 5/6, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.76 показана схема, которая иллюстрирует взаимную замену кодовых битов в соответствии с правилом выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 5/6, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.77 показана схема, которая иллюстрирует группу кодовых битов и группу символьных битов в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 11/12, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.78 показана схема, которая иллюстрирует правило выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 11/12, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.79 показана схема, которая иллюстрирует взаимную замену кодовых битов в соответствии с правилом выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 11/12, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.80 показана схема, которая иллюстрирует группу кодовых битов и группу символьных битов в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/4, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.81 показана схема, которая иллюстрирует правило выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/4, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.82 показана схема, которая иллюстрирует взаимную замену кодовых битов в соответствии с правилом выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/4, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.83 показана схема, которая иллюстрирует группу кодовых битов и группу символьных битов в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/3, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.84 показана схема, которая иллюстрирует правило выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/3, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.85 показана схема, которая иллюстрирует взаимную замену кодовых битов в соответствии с правилом выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/3, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.86 показана схема, которая иллюстрирует группу кодовых битов и группу символьных битов в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 5/12, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.87 показана схема, которая иллюстрирует правило выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 5/12, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.88 показана схема, которая иллюстрирует взаимную замену кодовых битов в соответствии с правилом выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 5/12, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.89 показана схема, которая иллюстрирует группу кодовых битов и группу символьных битов в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/2, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.90 показана схема, которая иллюстрирует правило выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/2, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.91 показана схема, которая иллюстрирует взаимную замену кодовых битов в соответствии с правилом выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/2, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.92 показана схема, которая иллюстрирует группу кодовых битов и группу символьных битов в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 7/12, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.93 показана схема, которая иллюстрирует правило выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 7/12, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.94 показана схема, которая иллюстрирует взаимную замену кодовых битов в соответствии с правилом выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 7/12, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.95 показана схема, которая иллюстрирует группу кодовых битов и группу символьных битов в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 2/3, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.96 показана схема, которая иллюстрирует правило выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 2/3, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.97 показана схема, которая иллюстрирует взаимную замену в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 2/3, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.98 показана схема, которая иллюстрирует группу кодовых битов и группу символьных битов в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 3/4, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.99 показана схема, которая иллюстрирует правило выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 3/4, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.100 показана схема, которая иллюстрирует взаимную замену кодовых битов в соответствии с правилом выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 3/4, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.101 показана схема, которая иллюстрирует группу кодовых битов и группу символьных битов в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 5/6, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.102 показана схема, которая иллюстрирует правило выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 5/6, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.103 показана схема, которая иллюстрирует взаимную замену кодовых битов в соответствии с правилом выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 5/6, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.104 показана схема, которая иллюстрирует группу кодовых битов и группу символьных битов в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 11/12, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.105 показана схема, которая иллюстрирует правило выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 11/12, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.106 показана схема, которая иллюстрирует взаимную замену кодовых битов в соответствии с правилом выделения в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 11/12, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.107 показана схема, которая иллюстрирует результат моделирования BER в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/4, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.108 показана схема, которая иллюстрирует результат моделирования BER в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/3, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.109 показана схема, которая иллюстрирует результат моделирования BER в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 5/12, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.110 показана схема, которая иллюстрирует результат моделирования BER в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/2, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.111 показана схема, которая иллюстрирует результат моделирования BER в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 7/12, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.112 показана схема, которая иллюстрирует результат моделирования BER в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 2/3, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.113 показана схема, которая иллюстрирует результат моделирования BER в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 3/4, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.114 показана схема, которая иллюстрирует результат моделирования BER в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 5/6, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.115 показана схема, которая иллюстрирует результат моделирования BER в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 11/12, модулирован в соответствии с 64 QAM, и множитель b равен двум.

На фиг.116 показана схема, которая иллюстрирует результат моделирования BER в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/4, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.117 показана схема, которая иллюстрирует результат моделирования BER в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/3, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.118 показана схема, которая иллюстрирует результат моделирования BER в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 5/12, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.119 показана схема, которая иллюстрирует результат моделирования BER в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 1/2, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.120 показана схема, которая иллюстрирует результат моделирования BER в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 7/12, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.121 показана схема, которая иллюстрирует результат моделирования BER в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 2/3, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.122 показана схема, которая иллюстрирует результат моделирования BER в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 3/4, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.123 показана схема, которая иллюстрирует результат моделирования BER в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 5/6, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.124 показана схема, которая иллюстрирует результат моделирования BER в случае, когда код LDPC, имеющий длину кода 4 k и скорость кодирования 11/12, модулирован в соответствии с 16 QAM, и множитель b равен двум.

На фиг.125 показана схема, которая иллюстрирует пример таблицы исходного значения матрицы проверки на четность, имеющей скорость кодирования 1/2 и длину кода 4320.

На фиг.126 показана схема, которая иллюстрирует пример таблицы исходного значения матрицы проверки на четность, имеющей скорость кодирования 7/12 и длину кода 4320.

На фиг.127 показана схема, которая иллюстрирует пример таблицы исходного значения матрицы проверки на четность, имеющей скорость кодирования 2/3 и длину кода 4320.

На фиг.128 показана схема, которая иллюстрирует пример таблицы исходного значения матрицы проверки на четность, имеющей скорость кодирования 3/4 и длину кода 4320.

На фиг.129 показана схема, которая иллюстрирует минимальную длину цикла и порог возможностей матрицы проверки на четность кода LDPC, имеющего длину кода 4320.

На фиг.130 показана схема, которая иллюстрирует матрицу проверки на четность кода LDPC, имеющего длину кода 4320.

На фиг.131 показана схема, которая иллюстрирует результат моделирования BER.

На фиг.132 показана блок-схема, представляющая пример конфигурации приемного устройства 12.

На фиг.133 показана блок-схема, представляющая пример конфигурации обратного перемежителя 165 битов.

На фиг.134 показана блок-схема последовательности операций процесса, который выполняет декодер QAM 164, обратный перемежитель 165 битов и декодер LDPC 166.

На фиг.135 показана схема, которая иллюстрирует пример матрицы проверки на четность кода LDPC.

На фиг.136 показана схема, которая иллюстрирует матрицу (преобразованную матрицу проверки на четность), полученную в результате замены строки и замены столбца матрицы проверки на четность.

На фиг.137 показана схема, которая иллюстрирует преобразованную матрицу проверки на четность, которая разделена на модули 5х5.

На фиг.138 показана блок-схемой, которая иллюстрирует пример конфигурации декодера, который выполняет все вычисления узла Р полностью.

На фиг.139 показана блок-схема, представляющая пример конфигурации декодера LDPC 166.

На фиг.140 показана схема, которая иллюстрирует процесс мультиплексора 54, который составляет обратный перемежитель 165 битов.

На фиг.141 показана схема, которая иллюстрирует процесс обратного перемежителя 55 со скручиванием столбцов.

На фиг.142 показана блок-схема, представляющая другой пример конфигурации обратного перемежителя 165 битов.

На фиг.143 показана блок-схема, представляющая первый пример конфигурации системы приема, в которой может быть применено приемное устройство 12.

На фиг.144 показана блок-схема, представляющая второй пример конфигурации системы приема, в которой может быть применено приемное устройство 12.

На фиг.145 показана блок-схема, представляющая третий пример конфигурации системы приема, в которой может быть применено приемное устройство 12.

На фиг.146 показана блок-схема, представляющая пример конфигурации компьютера в соответствии с вариантом осуществления настоящего изобретения.

Осуществление изобретения

Пример конфигурации системы передачи в соответствии с настоящим изобретением

На фиг.7 иллюстрируется пример конфигурации системы передачи (здесь система представляет собой логическое объединение множества устройств, независимо от того, расположены или нет устройства в соответствии с этими конфигурациями в одном и том же корпусе), в соответствии с вариантом осуществления настоящего изобретения.

На фиг.7 система передачи выполнена, как устройство 11 передачи и устройство 12 приема.

[0066] Устройство 11 передачи посылает (выполняет широковещательную передачу) (передает) программу, которая специально используется для фиксированного оконечного устройства или мобильного оконечного устройства. Другими словами, устройство 11 передачи, например, кодирует целевые данные, которые представляют собой цель передачи, такие как видеоданные или аудиоданные, как программу, которая специально используется для фиксированного оконечного устройства или мобильного оконечного устройства, в коде LDPC и передает код LDPC, например, через канал 13 передачи данных, который представляет собой наземную волну.

Устройство 12 приема, например, представляет собой мобильное оконечное устройство, принимает код LDPC, который передают от устройства 11 передачи через канал 13 связи, декодирует код LDPC в целевые данные и выводит целевые данные.

Здесь код LDPC, который используется в системе передачи, показанной на фиг.7, известен, как канал связи с чрезвычайно высокими возможностями в отношении AWGN (аддитивный белый гауссов шум).

Однако, в канале 13 связи наземной волны и т.п., возникает случай, когда появляется пакет ошибок или удаление данных. Например, в системе OFDM (система разделения с ортогональным частотным мультиплексированием), в среде с многолучевым распространением, в которой D/U (отношение желательного к нежелательному) составляет 0 дБ (мощность нежелательного = эхо-сигналу, который имеет такую же мощность, как и мощность желательного = основному каналу), возникает случай, когда мощность конкретного символа равна нулю (удаление) в соответствии с задержкой эхо-сигнала (другой канал распространения, кроме основного канала).

Кроме того, также при дрожании сигнала (канал связи, к которому добавляется эхо-сигнал или допплеровская частота с задержкой, равной нулю), в случае, когда D/U равно 0 дБ, возникает случай, когда мощность всех символов OFDM в определенные моменты времени равна нулю (удаление), из-за допплеровской частоты.

Кроме того, возникает случай, когда возникает пакет ошибок из-за состояния разводки проводов, сформированной в модуле приема (не показан на чертеже) на стороне устройства 12 приема, например в антенне, которая принимает сигнал, переданный устройством 11 передачи на устройство 12 приема, или нестабильности мощности устройства 12 приема.

В то же время, при декодировании кода LDPC, в столбце матрицы Н проверки на четность и, кроме того, в переменном узле, который соответствует кодовому биту для кода LDPC, как показано на фиг.5, описанной выше, выполняется вычисление переменного узла, представленного в Уравнении (1), который сопровождается добавлением кодового бита (принятое значение u0i) кода LDPC, и, соответственно, когда возникает ошибка в кодовом бите, который используется для вычисления переменного узла, точность запрашиваемого сообщения уменьшается.

Кроме того, при декодировании кода LDPC, в проверочном узле, вычисление проверочного узла, представленное в Уравнении (7), выполняют, используя сообщения, полученные в переменных узлах, соединенных с проверочным узлом, и, соответственно, когда количество проверочных узлов, имеющих ошибки (включая в себя удаление), которые возникают одновременно во множестве переменных узлов (кодовые биты кода LDPC, которые соответствуют им), соединенных с ним, увеличивается, возможность декодирования ухудшается.

Другими словами, например, когда два или больше переменных узла, соединенных с проверочным узлом, удаляют одновременно, проверочный узел возвращает сообщение равной вероятности для вероятности значения, равного нулю, и вероятности значения единица во все переменные узлы. В таком случае проверочный узел, который возвращает сообщение равной вероятности, не вносит свой вклад в процесс декодирования единицы (набор единиц при вычислении переменного узла и вычислении проверочного узла), и, в результате, количество повторений процесса декодирования должно быть велико, в результате чего способность декодирования ухудшается, и потребление энергии в устройстве 12 приема, которое декодирует код LDPC, увеличивается.

Поэтому, в системе передачи, показанной на фиг.7, улучшается сопротивление пакетам ошибок или удалению, в то время как возможности в канале передачи данных AWGN поддерживаются.

Пример конфигурации устройства 11 передачи

На фиг.8 показана блок-схема, которая иллюстрирует пример конфигурации устройства 11 передачи, показанного на фиг.7.

В устройстве 11 передачи, один или больше входных потоков, в виде целевых данных, подают на блок адаптации режима/мультиплексор 111.

Блок адаптации режима/мультиплексор 111 выполняет выбор режима и мультиплексирование одного или больше входных потоков, подаваемых на него, и подает данные, полученные в результате, на заполнитель 112.

Заполнитель 112 выполняет заполнение нулями (вставку нулей), которое необходимо для данных, подаваемых блоком адаптации режима/мультиплексором 111, и подает данные, полученные в результате этого, на скремблер 113 ВВ.

Скремблер 113 ВВ выполняет процесс диффузии энергии для данных, подаваемых заполнителем 112, и подает полученные в результате данные, на кодер 114 ВСН.

Кодер 114 ВСН выполняет кодирование ВСН для данных, поданных скремблером 113 ВВ, и подает данные, полученные в результате этого, на кодер 115 LDPC, как данные цели LDPC, которые представляют собой цель для кодирования LDPC.

Кодер 115 LDPC выполняет кодирование LDPC для целевых данных LDPC, подаваемых кодером 114 ВСН, в соответствии с матрицей проверки на четность, в которой матрица четности, которая представляет собой часть кода LDPC, соответствующую битам четности, имеет структуру лестницы и выводит код LDPC, в котором целевые данные LDPC установлены, как биты информации.

Другими словами, кодер 115 LDPC выполняет кодирование LDPC для кодирования целевых данных LDPC в коде LDPC, таком как код LDPC, например, определенном в стандарте DVB-T.2, и выводит полученный код LDPC, в качестве результата кодирования.

Здесь, в стандарте DVB-T.2 используется код LDPC, определенный в стандарте DVB-S.2, за исключением случая, когда длина кода составляет 16200 битов, и скорость кодирования составляет 3/5. Код LDPC, определенный в стандарте DVB-T.2, представляет собой код IRA (накопление с нерегулярным повтором), и матрица четности для матрицы проверки на четность кода LDPC имеет структуру лестницы. Матрица четности и структура лестницы будут описаны ниже. Код IRA, например, описан в "Irregular Repeat-Accumulate Codes," H. Jin, A. Khandekar, and R.J. McEliece, in Proceedings of second International Symposium on Turbo codes and Related Topics, pp.1-8, Sept. 2000.

Код LDPC, который выводят из кодера 115 LDPC, подают в перемежитель 116 битов.

Перемежитель 116 битов выполняет перемежение битов, которое будет описано ниже, для кода LDPC, подаваемого из кодера 115 LDPC, и подает код LDPC после перемежения битов в кодер 117 QAM.

Кодер 117 QAM выполняет ортогональную модуляцию (многозначную модуляцию), путем преобразования кода LDPC, подаваемого из перемежителя 116 битов, в точку сигнала ортогональной модуляции, которая представляет один символ в единицах (единичный символ) кодовых битов для кода LDPC одного бита или больше.

Другими словами, кодер 117 QAM выполняет ортогональную модуляцию, путем преобразования кода LDPC, подаваемого из перемежителя 116 битов, в точку сигнала, определенную в режиме модуляции, используемом для выполнения ортогональной модуляции кода LDPC на плоскости IQ (созвездие IQ) определенной осью i, представляющей компонент i, который является синфазным с несущей волной, и осью Q, представляющей компонент Q, ортогональный несущей волне.

Здесь в качестве режимов модуляции для ортогональной модуляции, выполняемой кодером 117 QAM, например, присутствуют режимы модуляции, которые включают в себя режимы модуляции, определенные в стандарте DVB-T, другими словами, например, существует QPSK. (квадратурная манипуляция с фазовым сдвигом фаз), 16 QAM (квадратурная амплитудная модуляция), 64 QAM, 256 QAM, 1024 QAM и 4096 QAM. В кодере 117 QAM, режим модуляции, например, для ортогональной модуляции установлен заранее, например, в соответствии с оперированием оператора устройства 11 передачи. Кроме того, в кодере 117 QAM, может быть выполнена, например, 4 РАМ (импульсная амплитудная модуляция) и любой другой тип ортогональной модуляции.

Данные (символы, преобразованные в точку сигнала), полученные при обработке, выполняемой в кодере 117 QAM, подают на перемежитель 118 по времени.

Перемежитель 118 по времени выполняет перемежение по времени (перемежение в направлении времени) в единицах символов для данных (символов), подаваемых от кодера 117 QAM, и подает данные, полученные в результате, на кодер 119 MISO/MIMO.

Кодер 119 MISO/MIMO выполняет временно-пространственное кодирование данных (символов), подаваемых перемежителем 118 по времени и подает полученные в результате данные на перемежитель 120 частоты.

Перемежитель 120 частоты выполняет перемежение частоты (перемежение в направлении частоты) в единицах символов для данных (символов), подаваемых из кодера 119 MISO/MIMO, и подает полученные в результате данные на модуль 131 построения фрейма/выделения ресурсов.

В то же время, например, данные управления (сигналы), используемые для управления передачей, такие как преамбула, называемая L1 и т.п., подают на кодер 121 ВСН.

Кодер 121 ВСН выполняет кодирование ВСН для данных управления, подаваемых на него, аналогично кодеру 114 ВСН, и подает данные, полученные в результате этого, на кодер 122 LDPC.

Кодер 122 LDPC выполняет кодирование LDPC для данных, подаваемых от кодера 121 ВСН, как для целевых данных LDPC, аналогично кодеру 115 LDPC, и подает код LDPC, полученный в результате этого, на кодер 123 QAM.

Кодер 123 QAM, аналогично кодеру 117 QAM, преобразуют код LDPC, поданный от кодера 122 LDPC, в единицах (в единицах символов) кодовых битов одного или больше битов кода LDPC в точку сигнала ортогональной модуляции, представляющую один символ, выполняет ортогональную модуляцию для полученных в результате данных, и подает данные (символы), полученные в результате этого, на перемежитель 124 частоты.

Перемежитель 124 частоты, аналогично перемежителю 120 частоты, выполняет перемежение частоты для данных (символов), подаваемых кодером 123 QAM в единицах символов, и подает полученные в результате данные на модуль 131 построения фрейма/выделения ресурсов.

Модуль 131 построения фрейма/выделения ресурсов вставляет пилотные символы в необходимых положениях данных (символов), подаваемых перемежителями 120 и 124 частоты, конфигурирует фрейм, сконфигурированный по символам с заданным количеством данных, используя полученные в результате данные (символы), и подает этот фрейм на модуль 132 генерирования OFDM.

Модуль 132 генерирования OFDM генерирует сигнал OFDM, соответствующий фрейму, подаваемому модулем 131 построения фрейма/выделения ресурсов на основе фрейма, и передает сигнал OFDM через канал 13 передачи данных (фиг.7).

На фиг.9 иллюстрируется пример конфигурации перемежителя 116 битов, показанного на фиг.8.

Перемежитель 116 битов представляет собой устройство обработки данных, которое выполняет перемежение данных и выполнено на основе перемежителя 23 четности, перемежителя 24 со скручиванием столбцов и демультиплексора (DEMUX) 25.

Перемежитель 23 четности выполняет перемежение четности, в котором биты четности кода LDPC, подаваемые из кодера 115, LDPC перемежают в положения других битов четности, и подает код LDPC после перемежения четности на перемежитель 24 со скручиванием столбцов.

Перемежитель 24 со скручиванием столбцов выполняет перемежение со скручиванием столбцов для кода LDPC, подаваемого от перемежителя 23 четности, и подает код LDPC после перемежения со скручиванием столбцов на демультиплексор 25.

Другими словами, в кодере 117 QAM, показанном на фиг.8, код LDPC передают так, что кодовый бит одного или больше битов кода LDPC преобразуют в точку сигнала, представляющую один символ ортогональной модуляции.

В перемежителе 24 со скручиванием столбцов, например, выполняют скручивание столбцов, которое будет описано ниже, как процесс сортировки, в котором кодовые биты для кода LDPC, подаваемого из перемежителя 23 четности, сортируют так, что множество кодовых битов кода LDPC, которые соответствуют "1", которая присутствует в одной произвольной строке матрицы проверки на четность, используемой кодером 115 LDPC, не будут включены в один символ.

Демультиплексор 25 получает код LDPC, устойчивость к AWGN которого улучшают путем выполнения процесса взаимной замены, в ходе которой положения двух или больше кодовых битов кода LDPC, которые формируют символ, взаимно заменяют для кода LDPC, подаваемого из перемежителя 24 со скручиванием столбцов. Затем демультиплексор 25 подает два или больше кодовых бита кода LDPC, полученных в процессе взаимной замены, на кодер 117 QAM (фиг.8), как символ.

Далее, на фиг.10 иллюстрируется матрица Н проверки на четность, которая используется для кодирования LDPC кодером 115 LDPC, показанным на фиг.8.

Матрица Н проверки на четность имеет структуру LDGM (матрица генерирования низкой плотности) и может быть представлена в Уравнении Н=[НА|НТ] (матрица, в которой элементы информационной матрицы HA установлены, как элементы левой стороны, и элементы матрицы HT четности установлены, как элементы правой стороны) путем использования информационной матрицы HA части кодовых битов для кода LDPC, которая соответствует битам информации, и матрице HT четности, которая соответствует битам четности.

Здесь среди кодовых битов одного кода LDPC (одно кодовое слово), количество битов информации и количество битов четности обозначается, как длина К информации и длина М четности, соответственно, и количество кодовых битов одного кода LDPC называется длиной кода N (=К+М).

Длину К информации и длину М четности в отношении конкретного кода LDPC для длины кода N определяют на основе скорости кода. Кроме того, матрица Н проверки на четность представляет собой матрицу из М строк × N столбцов. Кроме того, информационная матрица HA представляет собой матрицу М×К, и матрица HT четности представляет собой матрицу М×М.

На фиг.11 иллюстрируется матрица HT четности для матрицы Н проверки на четность кода LDPC, определенного в стандарте DVB-T.2 (и DVB-S.2).

В матрице HT четности для матрицы Н проверки на четность кода LDPC, определенного в стандарте DVB-T.2, как показано на фиг.11, элементы 1 имеют структуру лестницы, в которой элементы, в известном смысле, выровнены в структуре лестницы. Вес строки матрицы HT четности равен 1 для первой строки и 2 для всех остальных строк. Кроме того, вес столбца равен 1 для последнего столбца и равен 2 для всех остальных столбцов.

Как показано выше, код LDPC матрицы Н проверки на четность, в которой матрица HT четности имеет структуру лестницы, может быть легко сгенерирован, используя матрицу Н проверки на четность.

Другими словами, код LDPC (одно кодовое слово), представленный, как вектор с строки и вектор s столбца, полученные в результате транспонирования вектора строки, представлен как cT. В векторе с строки, который представляет собой код LDPC, часть битов информации представлена, как вектор А строки, и часть битов четности представлена, как вектор Т строки.

В таком случае вектор с строки может быть представлен в Уравнении с=[А|Т] (вектор строки, в котором элементы вектора А строки установлены, как элементы левой стороны, и элементы вектора Т строки установлены, как элементы правой стороны), используя вектор строки, как биты информации, и вектор Т строки, как биты четности.

Матрица Н проверки на четность и вектор с=[А|Т] строки, как код LDPC, должны удовлетворять Уравнению HcT=0, и вектор Т строки, как биты четности, конфигурирующие вектор с=[А|Т] строки, удовлетворяющие Уравнению HcT=0, могут быть получены последовательно (по очереди), путем установки элементов каждой строки в 0 в порядке от элементов первой строки вектора HcT столбца, представленного в Уравнении HcT=0, в случае, когда матрица HT четности для матрицы Н=[HA|HT] проверки на четность имеет структуру лестницу, показанную на фиг.11.

На фиг.12 показана схема, которая иллюстрирует матрицу Н проверки на четность кода LDPC, который определен в стандарте DVB-T.2.

В матрице Н проверки на четность кода LDPC, определенного в стандарте DVB-T.2, вес столбца установлен равным Х для столбцов КХ от первого столбца, вес столбца установлен равным 3 для последующих К3 столбцов, вес столбца установлен равным 2 для последующих (М-1) столбцов, и вес столбца установлен равным 1 для последнего 1 столбца.

Здесь КХ+К3+М-1+1 является тем же самым, что и длина N кода.

На фиг.13 показана схема, которая иллюстрирует числа КХ, К3 и М столбцов, и вес Х столбца для каждой скорости r кода для кода LDPC, определенного в стандарте DVB-T.2.

В стандарте DVB-T.2 определены коды LDPC с кодовой длиной N 64800 битов и 16200 битов.

Для кода LDPC, в котором длина кода N составляет 64800 битов, определены 11 скоростей кода (номинальных скоростей) 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 и 9/10, и для кода LDPC, длина кода N которого составляет 16200 битов, определены 10 скоростей кода 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 и 8/9.

Ниже длина N кода для 64800 битов также называется 64 k битов, и длина N кода для 16200 битов также называется 16k битов.

В коде LDPC известно, что бит кода, соответствующий большему весу столбца матрицы Н проверки на четность, имеет меньшую частоту ошибок.

В матрице Н проверки на четность, определенной в стандарте DVB-T.2, показанной на фиг.12 и 13, для столбцов, расположенных дальше от передней стороны (в левую сторону), вес столбца проявляет тенденцию быть большим, и, соответственно, в коде LDPC, соответствующем матрице Н проверки на четность, бит кода, расположенный дальше от передней стороне, является более устойчивым к ошибкам (имеет устойчивость к ошибке), и последний бит кода проявляет тенденцию быть слабым в отношении ошибок.

На фиг.14 иллюстрируется компоновка из 16 символов (точек сигнала, соответствующих им) в плоскости IQ, в случае, когда выполняют 16 QAM с помощью кодера 117 QAM, показанного на фиг.8.

Другими словами, в позиции А на фиг.14 иллюстрируются символы 16 QAM, определенные в DVB-T.2.

В соответствии с 16 QAM один символ представляют, используя четыре бита, и представлены 16=(24) символов. Эти 16 символов расположены так, что исходная точка плоскости IQ, установлена, как центр таким образом, что направление I направление ×Q имеет форму квадрата 4×4.

Когда (i+1)-ый бит от старшего значащего бита в строке битов, представленной одним символом, обозначен как бит yi, четыре бита, представленные одним символом для 16 QAM, могут быть представлены, как биты y0, y1, y2 и y3, в порядке от старшего значащего бита. В случае, когда режим модуляции представляет собой 16 QAM, 4 бита из кодовых битов кода LDPC формируются, как символ (значение символа) из 4 битов от y0 до y3 (символически).

В позиции В на фиг.14 иллюстрируются границы битов для 4 битов (ниже также называются символьными битами) y0-y3 представлены символами 16 QAM.

Здесь граница битов для символьного бита y1 (на фиг.14, i=0,1,2 или 3) представляет границу между символом, в котором символьный бит yi равен 0 и символом, в котором символьный бит yi равен 1.

Как показано в позиции В на фиг.14, для старшего значащего символьного бита y0 среди четырех символьных битов y0-y3, представленных символом 16 QAM, только одно положение на оси Q в плоскости IQ формирует границу бита, и для второго (второго от старшего значащего бита), символьного бита y1 только одно положение на оси I плоскости IQ формирует границу бита.

Кроме того, для третьего символьного бита y2, среди 4×4 символов, два положения включают в себя положение между первым и вторым столбцами слева, и положение между третьим и четвертым столбцами формируют границы бита.

Кроме того, для четвертого символьного бита y3 среди 4×4 символов, два положения, включающие в себя положение между первой и второй строками сверху, и положение между третьей и четвертой строками формируют границы бита.

В символьном бите yi, представленном в символе, с трудном возникает ошибка, поскольку количество символов, расположенных далеко от границы бита, увеличивается (вероятность появления ошибки низка), и при этом в символьном бите yi легко возникает ошибка, когда количество символов, расположенных рядом с границей бита, увеличивается (вероятность появления ошибки высока).

Когда бит, в котором с трудом возникает ошибка, (устойчивый к ошибкам) называется "сильным битом", и в котором легко возникает ошибка (слабый по отношению к ошибкам), называется "слабым битом", из четырех символьных битов y0-y3 символа 16 QAM, старший значащий символьный бит y0 и второй y1 символьный бит являются сильными битами, и третий символьный бит y2 и четвертый символьный бит y3 являются слабыми битами.

На фиг.15-17 иллюстрируется компоновка из 64 символов (точки сигнала, соответствующие ей) на плоскости IQ, в случае, когда выполняют 64 QAM с помощью кодера 117 QAM, представленного на фиг.8, другими словами, символы 16 QAM DVB-Т.2.

В соответствии с 64 QAM один символ представлен, используя шесть битов, и показаны 64=(26) символов. Эти 64 символа размещены так, что исходная точка плоскости IQ установлена, как ее центр, так, что направление I× направление Q имеет форму квадратов 8×8.

Символьные биты одного символа 64 QAM могут быть представлены, как биты y0, y1, y2, y3, y4 и y5, в порядке от старшего значащего бита. В случае, когда режим модуляции представляет собой 64 QAM, 6 битов среди кодовых битов кода LDPC формируют, как символ из 6 битов y0-y5.

Здесь, на фиг.15, иллюстрируются границы битов старшего значащего символьного бита y0 и второго символьного бита y1 среди символьных битов y0-y5 для символов в соответствии с 64 QAM, соответственно, на фиг.16 иллюстрируются границы битов третьего символьного бита y3 и четвертого символьного бита y3, соответственно, и на фиг.17 иллюстрируются границы бита пятого символьного бита y4 и шестого символьного бита y5, соответственно.

Как показано на фиг.15, для каждого одного из старшего значащего символьного бита y0 и второго символьного бита y1, только одно положение формирует границу битов, как показано на фиг.16, для каждого третьего символьного бита y3 и четвертого символьного бита y3, два положения формируют границы битов, и, как показано на фиг.17, для каждого одного из пятого символьного бита y4 и шестого символьного бита y5, четыре положения формируют границу битов.

Таким образом, среди символьных битов y0-y5 символов в соответствии с 64 QAM, старший значащий символьный бит y0 и второй символьный бит y1 являются сильными битами, и третий символьный бит y2, и четвертый символьный бит y3 являются сильными битами, расположенными рядом с ними. Кроме того, пятый символьный бит y4 и шестой символьный бит y5 являются слабыми битами.

На основе фиг.14 и 15-17, можно видеть, что среди символьных битов для символов ортогональной модуляции биты высокого порядка проявляют тенденцию быть сильными битами, и биты низкого порядка проявляют тенденцию быть слабыми битами.

Здесь, как описано со ссылкой на фиг.12 и 13, среди кодов LDPC, выводимых кодером 115 LDPC (фиг.8), имеются кодовые биты, которые являются сильными для ошибки, и кодовые биты, которые являются слабыми для ошибки.

Кроме того, как описано со ссылкой на фиг.14-17, среди символьных битов для символов ортогональной модуляции, выполняемой кодером 117 QAM, имеются сильные биты и слабые биты.

Таким образом, когда кодовые биты для кода LDPC, которые являются слабыми для ошибки, выделяют для слабых символьных битов для символов ортогональной модуляции, устойчивость к ошибкам ухудшается в целом.

Таким образом, в тенденции выделения кодовых битов для кода LDPC, которые являются слабыми для ошибки для сильных битов (символьных битов) символов ортогональной модуляции, предложен перемежитель, который выполняет перемежение кодовых битов кода LDPC.

Демультиплексор 25, показанный на фиг.9, может выполнять обработку перемежителя.

На фиг.18 показана схема, которая иллюстрирует обработку демультиплексора 25, показанную на фиг.9.

Другими словами, в позиции А на фиг.18 иллюстрируется пример функциональной конфигурации демультиплексора 25.

Демультиплексор 25 выполнен на основе запоминающего устройства 31 и модуля 32 замены.

Код LDPC подают в запоминающее устройство 31 из кодера 115 LDPC.

Запоминающее устройство 31 имеет емкость запоминающего устройства, составляющую mb битов в направлении строки (в горизонтальном направлении) и N/(mb) битов в направлении столбца (в вертикальном направлении), в него записывают кодовые биты кода LDPC, подаваемого в него, в направлении столбца, считывают из него кодовые биты в направлении строки, и подают кодовые биты на модуль 32 замены.

Здесь N (= длина К информации + длина М четности), как описано выше, представляет длину кода для кода LDPC.

Кроме того, m представляет количество битов для кодовых битов кода LDPC, которые формируют один символ, и b представляет собой заданное положительное целое число и является множителем, используемым для умножения целого числа m. Демультиплексор 25, как описано выше, формирует кодовые биты кода LDPC, как символ (символизирует), и множитель b представляет собой количество символов, получаемых в одном процессе символизации демультиплексора 25, в известном смысле.

В позиции А на фиг.18 представлен пример конфигурации демультиплексора 25, в случае, когда режим модуляции представляет собой 64 QAM, и, соответственно, число m битов кодовых битов кода LDPC, который формирует один символ, составляет шесть битов.

В позиции А на фиг.18 множитель b равен единице, и, соответственно, запоминающее устройство 31 имеет емкость запоминающего устройства N/(6×1)×(6×1) битов в направлении столбца × направлении строки.

Далее область памяти запоминающего устройства 31, которая имеет один бит в направлении строки и продолжается в направлении столбца, будет называться столбцом, соответствующим образом. В позиции А на фиг.18 запоминающее устройство 31 составлено из 6 (=6×1) столбцов.

В демультиплексоре 25, запись кодовых битов для кода LDPC с верхней стороны столбцов, составляющих запоминающее устройство 31, до нижней стороны (направление столбца) выполняют с левой стороны в направлении столбца, расположенного с правой стороны.

Затем, когда запись кодовых битов вплоть до самой нижней части самого правого столбца будет закончена, кодовые биты считывают в единицах по шесть битов (mb битов) в направлении строки от первой строки всех столбцов, составляющих запоминающее устройство 31, и кодовые биты подают на модуль 32 замены.

Модуль 32 замены выполняет процесс замены, в котором взаимно заменяют положения битов 6-битного кода, подаваемого из запоминающего устройства 3, и выводит 6 битов, полученных в результате, как 6 символьных битов y0, y1, y2, y3, y4 и y5, представляющих один символ 64 QAM.

Другими словами, кодовые биты из mb битов (здесь 6 битов) считывают из запоминающего устройства 31 в направлении строки, и когда i-ый бит (i=0,1,…,mb-1) старшего значащего бита кодовых битов для mb битов, считываемых из запоминающего устройства 31, представлен, как бит bi, биты 6-битного кода, считываемые из запоминающего устройства 31 в направлении строки, могут быть представлены, как биты b0, b1, b2, b3, b4 и b5 в порядке от старшего значащего бита.

Основываясь на весе столбца, описанном со ссылкой на фиг.12 и 13, кодовые биты, расположенные с одной стороны бита b0, представляют собой кодовые биты, которые являются сильными в отношении ошибок, и кодовые биты, расположенные со стороны бита b3, представляют собой кодовые биты, которые являются слабыми в отношении ошибки.

Модуль 32 замены может выполнять процесс замены, в котором положения битов 6-битных кодов b0-b5, подаваемых из запоминающего устройства 31, взаимно заменяют таким образом, что кодовые биты, которые являются слабыми для ошибок среди битов 6-битвных кодов b0-b5, подаваемых из запоминающего устройства 31, выделяют для сильных битов среди символьных битов y0-y5 одного символа 64 QAM.

Здесь, в качестве режимов взаимной замены для взаимной замены битов 6-битных кодов b0-b5, подаваемых из запоминающего устройства 31, и выделения кодовых битов для 6 символьных битов y0-y5, представляющих один символ для 64 QAM, компаниями предложены различные режимы.

В позиции В на фиг.18 иллюстрируется первый режим взаимной замены, в позиции С на фиг.18 представлен второй режим взаимной замены, и в позиции D на фиг.18 представлен третий режим взаимной замены.

В позициях В-D на фиг.18 (аналогично также случаю на фиг.19, который будет описан ниже), биты bi и yj, соединяющие сегменты, представляют выделение кодового бита bi для символьного бита yi для символа (взаимная замена положения кодового бита с положением символьного бита yj).

В качестве первого режима взаимной замены, показанного в позиции В на фиг.18, предложен режим, в котором используется любой один из трех типов способов взаимной замены, и, в качестве второго режима взаимной замены, показанного в позиции С на фиг.18, предложен режим, в котором используется любой из двух типов способов замены.

В качестве третьего режима взаимной замены, представленного в позиции D на фиг.18, предложен режим, в котором последовательно выбирают и используют шесть типов способов взаимной замены.

На фиг.19 иллюстрируется пример конфигурации демультиплексора 25 и четвертый режим взаимной замены в случае, когда режим модуляции представляет собой 64 QAM (в соответствии с этим, количество m битов для кодовых битов кода LDPC, которые отображают на один символ, составляет, аналогично случаю, представленному на фиг.18, 6 битов), и множитель b равен 2.

В случае, когда множитель b равен 2, запоминающее устройство 31 имеет емкость памяти N/(6×2)×(6×2) битов в направлении столбца × на направление строки и выполнено 12(=6×2) столбцов.

В позиции А на фиг.19 иллюстрируется последовательность записи кода LDPC в запоминающее устройство 31.

В демультиплексоре 25, как описано со ссылкой на фиг.18, запись кодовых битов кода LDPC с верхней стороны столбцов, составляющих запоминающее устройство 31, до нижней стороны (направление столбцов), выполняют с левой стороны в направлении столбца, расположенного с правой стороны.

Затем, когда запись кодовых битов, вплоть до самой нижней части самого правого столбца, будет закончена, кодовые биты считывают в единицах по 12 битов (mb битов) в направлении строки от первой строки всех столбцов, составляющих запоминающее устройство 31, и кодовые биты подают на модуль 32 замены.

Модуль 32 замены выполняет процесс замены, в котором положения битов 12-битных кодов, подаваемых из запоминающего устройства 31, взаимно заменяют в соответствии с четвертым режимом замены и выводят 12 битов, полученных, как результат этого, как 12 битов, представляющих два символа (символы b) для 64 QAM, другими словами, 6 символьных битов y0, y1, y2, y3, y4 и y5, представляющих один символ 64 QAM, и 6 символьных битов y0, y1, y2, y3, y4 и y5, представляющих следующий один символ.

Здесь, в позиции В на фиг.19 иллюстрируется четвертый режим взаимной замены в процессе взаимной замены, выполняемом модулем 32 замены, представленным в позиции А на фиг.19.

В случае, когда множитель b равен 2 (аналогично случаю, даже когда множитель равен трем или больше), в процессе взаимной замены, кодовые биты из mb битов выделяют для mb символьных битов последовательных b символов. Ниже, включая случай, представленный на фиг.19, для удобства описания, (i+1)-ый бит mb-битных символьных битов для последовательных b символов от старшего значащего бита будет представлен, как бит (символьный бит), yi.

Кроме того, соответствующий способ взаимной замены, другими словами, будет или нет частота ошибок в канале передачи данных AWGN дополнительно улучшена, определяют по-разному на основе скорости кода и длины кода для кода LDPC, режима модуляции и т.п.

Перемежение четности

Далее, со ссылкой на фиг.20-22, будет описано перемежение четности, выполняемое перемежителем 23 четности, показанным на фиг.9,

На фиг.20 иллюстрируется граф Таннера (часть его) для матрицы проверки на четность кода LDPC.

Как показано на фиг.20, когда множество, составляющее, например, два переменных узла (кодовых битов, соответствующих им), соединенных с проверочным узлом, имеют ошибки, такие как наличие одновременных удалений, проверочный узел возвращает сообщение равной вероятности в отношении вероятности значения ноль и вероятности значения единица во все переменные узлы, соединенные с проверочным узлом. В соответствии с этим, когда множество переменных узлов, соединенных с одним и тем же проверочным узлом, становятся удалениями одновременно и т.п., возможности декодирования ухудшаются.

Код LDPC, определенный в стандарте DVB-T.2, который выводит кодер 115 LDPC, показанный на фиг.8, представляет собой код IRA, и матрица HT четности матрицы Н проверки на четность, как показано на фиг.11, имеет структуру лестницы.

На фиг.21 иллюстрируется матрица HT четности, имеющая структуру лестницы, и граф Таннера, соответствующий матрице HT четности.

Другими словами, в позиции А на фиг.21 иллюстрируется матрица HT четности, имеющая структуру лестницы, и в позиции В на фиг.21 иллюстрируется граф Таннера, соответствующий матрице HT четности, представленной в позиции А на фиг.21.

В матрице HT четности, имеющей структуру лестницы, в каждой строке, единичные элементы расположены рядом друг с другом (за исключением первой строки). В соответствии с этим, в графе Таннера матрицы HT четности, два переменных узла, расположенные рядом друг с другом, которые соответствуют строкам двух элементов, расположенных рядом друг с другом, значения матрицы HT четности которых, равны единице, соединены с одним и тем же проверочным узлом.

Таким образом, когда биты четности, соответствующие двум переменным узлам, расположенным рядом друг с другом, описанным выше, имеют ошибки в одно и то же время, из-за пакета ошибок, стирания и т.п., проверочный узел, соединенный с двумя переменными узлами (переменные узлы, получающие сообщения, используя биты четности), соответствующими двум битам четности, имеющим ошибки, возвращает сообщение равной вероятности для вероятности значения 0, и вероятности значения 1 в переменные узлы, соединенные с проверочным узлом, и соответственно, способность декодирования ухудшается. Затем, когда длина пакета ошибок (количество битов для битов четности, имеющих последовательные ошибки) велика, количество проверочных узлов, возвращающих сообщения равной вероятности, увеличивается, и возможности декодирования дополнительно ухудшаются.

Таким образом, для предотвращения деградации возможностей при декодировании, описанной выше, перемежитель 23 четности (фиг.9) выполняет перемежение четности, при котором бит четности кода LDPC, подаваемого из кодера 115 LDPC, перемежают с положениями других битов четности.

На фиг.22 иллюстрируется матрица HT четности матрицы Н проверки на четность, которая соответствует коду LDPC после перемежения четности, выполняемого перемежителем 23 четности, показанного на фиг.9.

Здесь, матрица на информации матрицы Н проверки на четность, которая соответствует коду LDPC, определенному в стандарте DVB-T.2, который выводят кодер 115 LDPC, имеет циклическую структуру.

Циклическая структура представляет структуру, в которой столбец совпадает с другим столбцом, когда выполняется его циклический сдвиг, и, например, также включает в себя структуру, в которой для каждых Р столбцов, положение "1" каждой строки Р столбцов, представляет собой положение, полученное путем циклического сдвига первого столбца среди Р столбцов в направлении столбца на величину, которая пропорциональна значению q, полученному путем деления длины М четности. Ниже, в соответствующих случаях, Р столбцов в циклической структуре называются количеством единичных столбцов циклической структуры.

В качестве кодов LDPC, определенных в стандарте DVB-T.2, как описано со ссылкой на фиг.12 и 13, имеются два типа кодов LDPC, имеющих длину кода N из 64800 битов и 16200 битов, и, для любого одного из двух типов кодов LDPC, количество Р единичных столбцов циклической структуры определено, как 360, то есть, один из делителей, за исключением "1", и М из всех делителей длины М четности.

Кроме того, длина М четности представляет собой другое значение, чем простое число, которое представлено Уравнением M=q×P=q×360, используя значение q, которое отличается в соответствии со скоростью кодирования. В соответствии с этим, значение q аналогично числу Р единичных столбцов циклической структуры, представляет собой один из делителей, за исключением "1" и М среди делителей длины М четности, и может быть получено путем деления длины М четности на число Р единичных столбцов циклической структуры (произведение Р и q, которые представляют собой делители длины М четности, становится длиной М четности).

Как описано выше, когда длина информации составляет К, целое число, которое равно или больше, чем ноль и меньше, чем Р, представляет собой х, и целое число, которое равно или больше, чем ноль и меньше, чем q, представляет собой у, перемежитель 23 четности выполняет перемежение (К+qx+у+1)-ого кодового бита среди кодовых битов N битного кода LDPC в положении (К+Ру+х+1)-ого кодового бита, как перемежение четности.

Поскольку (К+qx+у+1)-ый кодовый бит и (К+Ру+х+1)-ый кодовый бит представляют собой кодовые биты после (К+1)-ого кодового бита, кодовые биты представляют собой биты четности, и, соответственно, положения битов четности кода LDPC перемещаются в соответствии с перемежением четности.

В соответствии с таким перемежением четности, количество переменных узлов (битов четности, соответствующих им), соединенных с тем же узлом проверки, уменьшается на число Р единичных столбцов циклической структуры, то есть, здесь 360 битов, и, соответственно, в случае, когда длина пакета ошибок меньше, чем 360 битов, может быть исключена ситуация, в которой множество переменных узлов, соединенных с одним и тем же проверочным узлом, имеют ошибки одновременно, в результате чего, может быть улучшена устойчивость к пакету ошибок.

Кроме того, код LDPC после перемежения четности, в котором (К+qx+у+1)-ый кодовый бит перемежается в положении (К+Ру+х+1)-ого кодового бита, совпадает с кодом LDPC матрицы проверки на четность (ниже также называется преобразованной матрицей проверки на четность), получаемой в результата замены столбца, в котором (К+qx+у+1)-ый столбец исходной матрицы Н проверки на четность заменяют (К+Ру+х+1)-ым столбцом.

В матрице четности преобразованной матрицы проверки на четность, как показано на фиг.22, появляется псевдоциклическая структура в единицах Р столбцов (на фиг.22, 360 столбцов).

Здесь псевдоциклическая структура представляет собой структуру, в которой сформирована циклическая структура, за исключением ее части.

В преобразованной матрице проверки на четность, полученной в результате выполнения замены столбца, в соответствии с перемежением четности для матрицы проверки на четность кода LDPC, определенного в стандарте в DVB-T.2, количество единичных элементов меньше, чем один (присутствует элемент 0), на участке (матрица сдвига, которая будет описана ниже) 360-ой строки ×360-ый столбец участка правого угла, и, на этом участке формируется не (полная) циклическая структура, а псевдоциклическая структура, в определенном смысле.

Кроме того, преобразованная матрица проверки на четность, полученная на фиг.22, представляет собой матрицу, полученную в результате выполнения для исходной матрицы Н проверки на четность не только замены столбца, соответствующей перемежению честности, но также и замены строки (замена строки) таким образом, что преобразованная матрица проверки на четность выполнена, как последовательная матрица, которая будет описана ниже.

Перемежение со скручиванием столбцов

Далее, со ссылкой на фиг.23-26, будет описано перемежение со скручиванием столбцов, как процесс сортировки, выполняемый перемежителем 24 со скручиванием столбцов, показанным на фиг.9.

Устройство 11 передачи, представленное на фиг.8, передает один или больше битов из кодовых битов кода LDPC, как один символ. Другими словами, например, в случае, когда два бита кодовых битов представлены, как один символ, используется, например, QPSK, в качестве режима модуляции, и, в случае, когда четыре бита кодовых битов выполнены, как один символ, используется, например, 16 QAM, в качестве режима модуляции.

В случае, когда два или больше битов кодовых битов передают, как один символ, когда возникает стирание и т.п. в символе, все кодовые символьные биты имеют ошибки (стирание).

В соответствии с этим, для улучшения возможности декодирования, для уменьшения вероятности возникновения стираний одновременно во множестве переменных узлов (кодовых битов, соответствующих им), соединенных с одним и тем же узлом проверки, необходимо исключить соединения переменных узлов, соответствующих кодовым битам в одном символе с одним и тем же узлом проверки.

В то же время, как описано выше, в матрице Н проверки на четность кода LDPC, определенной в стандарте DVB-T.2, которую выводит кодер 115 LDPC, информационная матрица HA имеет циклическую структуру, и матрица HT четности имеет структуру лестницы. Как описано со ссылкой на фиг.22, в преобразованной матрице проверки на четность, которая представляет собой матрицу проверки на четность кода LDPC после перемежения четности, циклическая структура (более точно, псевдоциклическая структура, как описано выше) также появляется в матрице четности.

На фиг.23 иллюстрируется преобразованная матрица проверки на четность.

Другими словами, в позиции А на фиг.23 иллюстрируется преобразованная матрица проверки на четность матрицы Н проверки на четность кода LDPC, имеющего длину кода N 64800 битов и скорость кодирования (r) 3/4.

В позиции А на фиг.23, в преобразованной матрице проверки на четность, положения элемента, имеющего, значение 1, представлено как точка (.).

В позиции В на фиг.23 иллюстрируется процесс, выполняемый демультиплексором 25 (фиг.9) для кода LDPC преобразованной матрицы проверки на четность, показанной на фиг.23, то есть, кода LDPC после перемежения четности, в качестве цели.

В позиции В на фиг.23, кодовые биты для кода LDPC после перемежения четности записывают в четыре столбца, составляющих запоминающее устройство 31 демультиплексора 25, в направлении столбца, используя такой режим модуляции, как 16 QAM.

Кодовые биты, записанные в четыре столбца, составляющие запоминающее устройство 31 в направлении столбцов, считывают в единицах по четыре бита в направлении строки для формирования одного символа.

В этом случае, кодовые биты B0, B1, B2 и B3 из четырех битов, формирующих один символ, могут представлять собой кодовые биты, соответствующие 1, присутствующим в произвольной одной строке преобразованной матрицы проверки на четность, в позиции А, представленной на фиг.23, и, в таком случае, переменные узлы, соответствующие кодовым битам B0, B1, B2 и В3, соединены с одним и тем же проверочным узлом.

В соответствии с этим, в случае, когда кодовые биты B0, B1, В2, и В3 из четырех битов, формирующих один символ, представляют собой кодовые биты, соответствующие 1, присутствующей в произвольной одной строке преобразованной матрицы проверки на четность, когда возникает удаление в символе, соответствующее сообщение не может быть получено в том же проверочном узле, с которым соединены переменные узлы, соответствующие кодовым битам B0, B1, В2 и В3, в результате чего, возможность декодирования ухудшается.

Также для другой скорости кодирования, скорости кодирования 3/4, аналогично, может быть сформировано множество кодовых битов, соответствующих множеству переменных узлов, соединенных с одним и тем же проверочным узлом, как один символ 16 QAM.

Таким образом, перемежитель 24 со скручиванием столбцов выполняет перемежение со скручиванием столбцов, в котором кодовые биты кода LDPC после перемежения четности, которые подают из перемежителя 23 четности, перемежают таким образом, что множество кодовых битов, соответствующих 1, присутствующих в произвольной одной строке преобразованной матрицы проверки на четность, не будут включены в один символ.

На фиг.24 показана схема, которая иллюстрирует перемежение со скручиванием столбцов.

Другими словами, на фиг.24 иллюстрируется запоминающее устройство 31 (фиг.18 и 19) демультиплексора 25.

Запоминающее устройство 31, как показано на фиг.18, имеет емкость памяти для сохранения mb битов в направлении столбца (вертикальное) и N/(mb) битов в направлении строки (горизонтальное направление) и составлено из mb столбцов. Затем перемежитель 24 со скручиванием столбцов записывает кодовые биты кода LDPC в запоминающее устройство 31 в направлении столбца и управляет положением начала записи во время считывания в направлении строки, выполняя, таким образом, перемежение со скручиванием столбцов.

Другими словами, перемежитель 24 со скручиванием столбцов соответствующим образом изменяет положение начала записи, из которого начинается запись кодового бита для каждого одного из множества столбцов, конфигурируя, таким образом, множество кодовых битов, формирующих один символ, которые считывают в направлении строки, так, чтобы они не являлись кодовыми битами, соответствующими 1, присутствующим в произвольной одной строке преобразованной матрицы проверки на четность (кодовые биты кода LDPC сортируют таким образом, чтобы множество кодовых битов, соответствующих 1, присутствующих в произвольной одной строке матрицы проверки на четность, не были включены в тот же символ).

Здесь, на фиг.24, иллюстрируется пример конфигурации запоминающего устройства 31 в случае, когда режим модуляции представляет собой 16 QAM, и множитель b, описанный со ссылкой на фиг.18, равен 1. В соответствии с этим, число m битов кодовых битов для кода LDPC, которые формируют один символ, составляет четыре бита, и запоминающее устройство 31 выполнено из четырех (=mb) столбцов.

Перемежитель 24 со скручиванием столбцом (вместо демультиплексора 25, представленного на фиг.18) выполняет запись кодовых битов для кода LDPC от верхней стороны четырех столбцов, составляющих запоминающее устройство 31 до нижней стороны (направление столбцов), с левой стороны в направлении столбца, расположенного с правой стороны.

Затем, когда запись кодовых битов вплоть до самого правого столбца будет закончена, перемежитель 24 со скручиванием столбцов считывает кодовые биты в единицах по четыре бита (mb битов) в направлении строки от первой строки всех столбцов, составляющих запоминающее устройство 31, и выводит кодовые биты, как код LDPC после перемежения со скручиванием столбцов модуля 32 замены (фиг.18 и 19) демультиплексора 25.

Однако, когда адрес положения ведущего (самого верхнего) каждого из столбцов равен 0, и адрес каждого положения в направлении столбца представлен, как целое число в восходящем порядке, в перемежителе 24 со скручиванием столбцов положение начала записи устанавливают в положение адреса 0 для самого левого столбца, положение начала записи устанавливают в положение с адресом 2 для второго столбца (с левой стороны), положение начала записи устанавливают в положение адреса 4 для третьего столбца, и положение начала записи устанавливают в положение адреса 7 для четвертого столбца.

Для каждого столбца, имеющего другое положение начала записи, чем положение адреса 0, после того, как кодовый бит будет записан вплоть до самого нижнего положения, положение записи возвращают к ведущему (положение адреса 0), и запись выполняют вплоть до положения, непосредственно предшествующего положению начала записи. После этого, выполняют запись следующего столбца (правая сторона).

В результате выполнения перемежения со скручиванием столбцов, как описано выше, для кода LDPC, определенного в стандарте DVB-T.2, может быть исключено то, что множество кодовых битов, соответствующих множеству переменных узлов, соединенных с одним и тем же проверочным узлом, формируют один символ (включены в один и тот же символ) 16 QAM, в результате чего, могут быть улучшены возможности декодирования в канале связи, имеющем стирание.

На фиг.25 иллюстрируется количество столбцов запоминающего устройства 31, необходимое для перемежения со скручиванием столбцов, и адрес его положений начала записи для каждого режима модуляции для кодов LDPC, которые определены в стандарте DVB-T.2, имеющем длину N кода 64800 и 11 скоростей кодирования.

В результате использования множителя b, равного 1, и используя, например, QPSK в качестве режима модуляции, в случае, когда количество m битов одного символа составляет два бита, как показано на фиг.25, запоминающее устройство 31 имеет два столбца, содержащие 2×1 (=mb) битов в направлении строки, и содержит 64800/(2×1) битов в направлении столбца.

Из двух столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, и положение начала записи второго столбца представляет собой положение с адресом 2.

Например, в случае, когда один из первого - третьего режимов взаимной замены, показанных на фиг.18, используется как режим взаимной замены процесса взаимной замены, выполняемого демультиплексором 25 (фиг.9) и т.п., множитель b равен 1.

В результате использования множителя b, равного 2 и используя, например, QPSK, в качестве режима модуляции, в случае, когда количество m битов одного символа составляет два бита, как показано на фиг.25, запоминающее устройство 31 имеет четыре столбца, содержащие 2×2 бита в направлении строки, и содержит 64800/(2×2) битов в направлении столбца.

Среди четырех столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 2, положение начала записи третьего столбца представляет собой положение с адресом 4, и положение начала записи четвертого столбца представляет собой положение с адресом 7.

Например, в случае, когда используется четвертый режим взаимной замены, показанный на фиг.19, как режим взаимной замены процесса взаимной замены, выполняемого демультиплексором 25 (фиг.9) и т.п., множитель b равен 2.

При использовании множителя b равного 1 и используя, например, 16 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет четыре бита, как показано на фиг.25, запоминающее устройство 31 имеет четыре столбца, в которых содержится 4×1 битов в направлении строки, и содержит 64800/(4×1) битов в направлении столбца.

Из четырех столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 2, положение начала записи третьего столбца представляет собой положение с адресом 4, и положение начала записи четвертого столбца представляет собой положение с адресом 7.

В результате использования множителя b, равного 2, и используя, например, 16 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет четыре бита, как показано на фиг.25, запоминающее устройство 31 имеет восемь столбцов, содержащих 4×2 бита в направлении строки, и содержит 64800/(4×2) бита в направлении столбца.

Из восьми столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 0, положение начала записи третьего столбца представляет собой положение с адресом 2, положение начала записи четвертого столбца представляет собой положение с адресом 4, положение начала записи пятого столбца представляет собой положение с адресом 4, положение начала записи шестого столбца представляет собой положение с адресом 5, положение начала записи седьмого столбца представляет собой положение с адресом 7, и положение начала записи восьмого столбца представляет собой положение с адресом 7.

В результате использования множителя b, равного 2, и используя, например, 64 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет четыре бита, как показано на фиг.25, запоминающее устройство 31 имеет восемь столбцов, содержащих 6×1 битов в направлении строки, и содержит 64800/(6×1) битов в направлении столбца.

Из шести столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 2, положение начала записи третьего столбца представляет собой положение с адресом 5, положение начала записи четвертого столбца представляет собой положение с адресом 9, положение начала записи пятого столбца представляет собой положение с адресом 10, положение начала записи шестого столбца представляет собой положение с адресом 13.

В результате использования множителя b, равного 2, и используя, например, 64 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет четыре бита, как показано на фиг.25, запоминающее устройство 31 имеет 12 столбцов, содержащих 6×2 бита в направлении строки, и содержит 64800/(6×2) бита в направлении столбца.

Из двенадцати столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 0, положение начала записи третьего столбца представляет собой положение с адресом 2, положение начала записи четвертого столбца представляет собой положение с адресом 2, положение начала записи пятого столбца представляет собой положение с адресом 3, положение начала записи шестого столбца представляет собой положение с адресом 4, положение начала записи седьмого столбца представляет собой положение с адресом 4, положение начала записи восьмого столбца представляет собой положение с адресом 5, положение начала записи девятого столбца представляет собой положение с адресом 5, положение начала записи десятого столбца представляет собой положение с адресом 7, положение начала записи одиннадцатого столбца представляет собой положение с адресом 8 и положение начала записи двенадцатого столбца представляет собой положение с адресом 9.

В результате использования множителя b, равного 1, и используя, например, 256 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет восемь битов, как показано на фиг.25, запоминающее устройство 31 имеет 8 столбцов, содержащих 8×1 битов в направлении строки, и содержит 64800/(8×1) битов в направлении столбца.

Из восьми столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 0, положение начала записи третьего столбца представляет собой положение с адресом 2, положение начала записи четвертого столбца представляет собой положение с адресом 4, положение начала записи пятого столбца представляет собой положение с адресом 4, положение начала записи шестого столбца представляет собой положение с адресом 5, положение начала записи седьмого столбца представляет собой положение с адресом 7 и положение начала записи восьмого столбца представляет собой положение с адресом 7.

В результате использования множителя b, равного 2, и используя, например, 256 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет восемь битов, как показано на фиг.25, запоминающее устройство 31 имеет 16 столбцов, содержащих 8×2 бита в направлении строки, и содержит 64800/(8×2) битов в направлении столбца.

Из шестнадцати столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 2, положение начала записи третьего столбца представляет собой положение с адресом 2, положение начала записи четвертого столбца представляет собой положение с адресом 2, положение начала записи пятого столбца представляет собой положение с адресом 2, положение начала записи шестого столбца представляет собой положение с адресом 3, положение начала записи седьмого столбца представляет собой положение с адресом 7, положение начала записи восьмого столбца представляет собой положение с адресом 15, положение начала записи девятого столбца представляет собой положение с адресом 16, положение начала записи десятого столбца представляет собой положение с адресом 20, положение начала записи одиннадцатого столбца представляет собой положение с адресом 22, положение начала записи двенадцатого столбца представляет собой положение с адресом 22, положение начала записи тринадцатого столбца представляет собой положение с адресом 27, положение начала записи четырнадцатого столбца представляет собой положение с адресом 27, положение начала записи пятнадцатого столбца представляет собой положение с адресом 28 и положение начала записи шестнадцатого столбца представляет собой положение с адресом 32.

В результате использования множителя b, равного 1, и используя, например, 1024 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет десять битов, как показано на фиг.25, запоминающее устройство 31 имеет десять столбцов, содержащих 10×1 битов в направлении строки, и содержит 64800/(10×1) битов в направлении столбца.

Из десяти столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 3, положение начала записи третьего столбца представляет собой положение с адресом 6, положение начала записи четвертого столбца представляет собой положение с адресом 8, положение начала записи пятого столбца представляет собой положение с адресом 11, положение начала записи шестого столбца представляет собой положение с адресом 13, положение начала записи седьмого столбца представляет собой положение с адресом 15, положение начала записи восьмого столбца представляет собой положение с адресом 17, положение начала записи девятого столбца представляет собой положение с адресом 18 и положение начала записи десятого столбца представляет собой положение с адресом 20.

В результате использования множителя b, равного 2, и используя, например, 1024 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет десять битов, как показано на фиг.25, запоминающее устройство 31 имеет 20 столбцов, содержащих 10×2 бита в направлении строки, и содержит 64800/(10×2) бита в направлении столбца.

Из 20 столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 1, положение начала записи третьего столбца представляет собой положение с адресом 3, положение начала записи четвертого столбца представляет собой положение с адресом 4, положение начала записи пятого столбца представляет собой положение с адресом 5, положение начала записи шестого столбца представляет собой положение с адресом 6, положение начала записи седьмого столбца представляет собой положение с адресом 6, положение начала записи восьмого столбца представляет собой положение с адресом 9, положение начала записи девятого столбца представляет собой положение с адресом 13, положение начала записи десятого столбца представляет собой положение с адресом 14, положение начала записи одиннадцатого столбца представляет собой положение с адресом 14, положение начала записи двенадцатого столбца представляет собой положение с адресом 16, положение начала записи тринадцатого столбца представляет собой положение с адресом 21, положение начала записи четырнадцатого столбца представляет собой положение с адресом 21, положение начала записи пятнадцатого столбца представляет собой положение с адресом 23, положение начала записи шестнадцатого столбца представляет собой положение с адресом 25, положение начала записи семнадцатого столбца представляет собой положение с адресом 25, положение начала записи восемнадцатого столбца представляет собой положение с адресом 26, положение начала записи девятнадцатого столбца представляет собой положение с адресом 28 и положение начала записи двадцатого столбца представляет собой положение с адресом 30.

В результате использования множителя b, равного 1, и используя, например, 4096 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет 12 битов, как показано на фиг.25, запоминающее устройство 31 имеет 12 столбцов, содержащих 12×1 битов в направлении строки, и содержит 64800/(12×1) битов в направлении столбца.

Из 12 столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 0, положение начала записи третьего столбца представляет собой положение с адресом 2, положение начала записи четвертого столбца представляет собой положение с адресом 2, положение начала записи пятого столбца представляет собой положение с адресом 3, положение начала записи шестого столбца представляет собой положение с адресом 4, положение начала записи седьмого столбца представляет собой положение с адресом 4, положение начала записи восьмого столбца представляет собой положение с адресом 5, положение начала записи девятого столбца представляет собой положение с адресом 5, положение начала записи десятого столбца представляет собой положение с адресом 7, положение начала записи одиннадцатого столбца представляет собой положение с адресом 8 и положение начала записи двенадцатого столбца представляет собой положение с адресом 9.

В результате использования множителя b, равного 2, и используя, например, 4096 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет 12 битов, как показано на фиг.25, запоминающее устройство 31 имеет 24 столбца, сохраняющие 12×2 бита в направлении строки, и содержит 64800/(12×2) битов в направлении столбца.

Из 24 столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 5, положение начала записи третьего столбца представляет собой положение с адресом 8, положение начала записи четвертого столбца представляет собой положение с адресом 8, положение начала записи пятого столбца представляет собой положение с адресом 8, положение начала записи шестого столбца представляет собой положение с адресом 8, положение начала записи седьмого столбца представляет собой положение с адресом 10, положение начала записи восьмого столбца представляет собой положение с адресом 10, положение начала записи девятого столбца представляет собой положение с адресом 10, положение начала записи десятого столбца представляет собой положение с адресом 12, положение начала записи одиннадцатого столбца представляет собой положение с адресом 13, положение начала записи двенадцатого столбца представляет собой положение с адресом 16, положение начала записи тринадцатого столбца представляет собой положение с адресом 17, положение начала записи четырнадцатого столбца представляет собой положение с адресом 19, положение начала записи пятнадцатого столбца представляет собой положение с адресом 21, положение начала записи шестнадцатого столбца представляет собой положение с адресом 22, положение начала записи семнадцатого столбца представляет собой положение с адресом 23, положение начала записи восемнадцатого столбца представляет собой положение с адресом 26, положение начала записи девятнадцатого столбца представляет собой положение с адресом 37, положение начала записи двадцатого столбца представляет собой положение с адресом 39, положение начала записи 21-ого столбца представляет собой положение с адресом 40, положение начала записи 22-ого столбца представляет собой положение с адресом 41, положение начала записи 23-ьего столбца представляет собой положение с адресом 41 и положение начала записи 24-ого столбца представляет собой положение с адресом 41.

На фиг.26 иллюстрируется количество столбцов запоминающего устройства 31, необходимое для перемежения со скручиванием столбцов, и его адреса положения начала записи для каждого режима модуляции, для кодов LDPC, которые определены в стандарте DVB-T.2, имеющем длину кода N 16200 и 10 скоростей кодирования.

Путем использования множителя b, равного 1, и используя, например, QPSK в качестве режима модуляции, в случае, когда количество m битов из одного символа составляет два бита, как показано на фиг.26, запоминающее устройство 31 имеет два столбца, содержащие 2×1 битов в направлении строки, и содержит 16200/(2×1) битов в направлении столбца.

Из двух столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0 и положение начала записи второго столбца представляет собой положение с адресом 0.

В результате использования множителя b, равного 2, и используя, например, QPSK в качестве режима модуляции, в случае, когда количество m битов одного символа составляет два бита, как показано на фиг.26, запоминающее устройство 31 имеет четыре столбца, сохраняющие 2×2 бита в направлении строки, и содержит 16200/(2×2) битов в направлении столбца.

Из четырех столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 2, положение начала записи третьего столбца представляет собой положение с адресом 3 и положение начала записи четвертого столбца представляет собой положение с адресом 3.

В результате использования множителя b, равного 1, и используя, например, 16 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет четыре бита, как показано на фиг.26, запоминающее устройство 31 имеет четыре столбца, сохраняющие 4×1 битов в направлении строки, и содержит 16200/(4×1) битов в направлении столбца.

Из четырех столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 2, положение начала записи третьего столбца представляет собой положение с адресом 3 и положение начала записи четвертого столбца представляет собой положение с адресом 3.

В результате использования множителя b, равного 2, и используя, например, 16 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет четыре бита, как показано на фиг.26, запоминающее устройство 31 имеет восемь столбцов, содержащих 4×2 бита в направлении строки, и содержит 16200/(4×2) битов в направлении столбца.

Из восьми столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 0, положение начала записи третьего столбца представляет собой положение с адресом 0, положение начала записи четвертого столбца представляет собой положение с адресом 1, положение начала записи пятого столбца представляет собой положение с адресом 7, положение начала записи шестого столбца представляет собой положение с адресом 20, положение начала записи седьмого столбца представляет собой положение с адресом 20 и положение начала записи восьмого столбца представляет собой положение с адресом 21.

В результате использования множителя b, равного 1, и используя, например, 64 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет шесть битов, как показано на фиг.26, запоминающее устройство 31 имеет шесть столбцов, содержащих 6×1 битов в направлении строки, и содержит 16200/(6×1) битов в направлении столбца.

Из шести столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 0, положение начала записи третьего столбца представляет собой положение с адресом 2, положение начала записи четвертого столбца представляет собой положение с адресом 3, положение начала записи пятого столбца представляет собой положение с адресом 7 и положение начала записи шестого столбца представляет собой положение с адресом 7.

В результате использования множителя b, равного 2, и используя, например, 64 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет шесть битов, как показано на фиг.26, запоминающее устройство 31 имеет 12 столбцов, содержащих 6×2 бита в направлении строки, и содержит 16200/(6×2) битов в направлении столбца.

Из двенадцати столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 0, положение начала записи третьего столбца представляет собой положение с адресом 0, положение начала записи четвертого столбца представляет собой положение с адресом 2, положение начала записи пятого столбца представляет собой положение с адресом 2, положение начала записи шестого столбца представляет собой положение с адресом 2, положение начала записи седьмого столбца представляет собой положение с адресом 3, положение начала записи восьмого столбца представляет собой положение с адресом 3, положение начала записи девятого столбца представляет собой положение с адресом 3, положение начала записи десятого столбца представляет собой положение с адресом 6, положение начала записи одиннадцатого столбца представляет собой положение с адресом 7 и положение начала записи двенадцатого столбца представляет собой положение с адресом 7.

В результате использования множителя b, равного 1, и используя, например, 256 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет восемь битов, как показано на фиг.26, запоминающее устройство 31 имеет 8 столбцов, содержащих 8×1 битов в направлении строки, и содержит 16200/(8×1) битов в направлении столбца.

Из восьми столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 0, положение начала записи третьего столбца представляет собой положение с адресом 0, положение начала записи четвертого столбца представляет собой положение с адресом 1, положение начала записи пятого столбца представляет собой положение с адресом 7, положение начала записи шестого столбца представляет собой положение с адресом 20, положение начала записи седьмого столбца представляет собой положение с адресом 20 и положение начала записи восьмого столбца представляет собой положение с адресом 21.

В результате использования множителя b, равного 1, и используя, например, 1024 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет десять битов, как показано на фиг.26, запоминающее устройство 31 имеет десять столбцов, содержащих 10×1 битов в направлении строки, и содержит 16200/(10×1) битов в направлении столбца.

Из десяти столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 1, положение начала записи третьего столбца представляет собой положение с адресом 2, положение начала записи четвертого столбца представляет собой положение с адресом 2, положение начала записи пятого столбца представляет собой положение с адресом 3, положение начала записи шестого столбца представляет собой положение с адресом 3, положение начала записи седьмого столбца представляет собой положение с адресом 4, положение начала записи восьмого столбца представляет собой положение с адресом 4, положение начала записи девятого столбца представляет собой положение с адресом 5 и положение начала записи десятого столбца представляет собой положение с адресом 7.

В результате использования множителя b, равного 2, и используя, например, 1024 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет десять битов, как показано на фиг.26, запоминающее устройство 31 имеет 20 столбцов, содержащих 10×2 бита в направлении строки, и содержит 16200/(10×2) битов в направлении столбца.

Из 20 столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 0, положение начала записи третьего столбца представляет собой положение с адресом 0, положение начала записи четвертого столбца представляет собой положение с адресом 2, положение начала записи пятого столбца представляет собой положение с адресом 2, положение начала записи шестого столбца представляет собой положение с адресом 2, положение начала записи седьмого столбца представляет собой положение с адресом 2, положение начала записи восьмого столбца представляет собой положение с адресом 2, положение начала записи девятого столбца представляет собой положение с адресом 5, положение начала записи десятого столбца представляет собой положение с адресом 5, положение начала записи одиннадцатого столбца представляет собой положение с адресом 5, положение начала записи двенадцатого столбца представляет собой положение с адресом 5, положение начала записи тринадцатого столбца представляет собой положение с адресом 5, положение начала записи четырнадцатого столбца представляет собой положение с адресом 7, положение начала записи пятнадцатого столбца представляет собой положение с адресом 7, положение начала записи шестнадцатого столбца представляет собой положение с адресом 7, положение начала записи семнадцатого столбца представляет собой положение с адресом 7, положение начала записи восемнадцатого столбца представляет собой положение с адресом 8, положение начала записи девятнадцатого столбца представляет собой положение с адресом 8 и положение начала записи двадцатого столбца представляет собой положение с адресом 10.

В результате использования множителя b, равного 1, и используя, например, 4096 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет 12 битов, как показано на фиг.26, запоминающее устройство 31 имеет 12 столбцов, содержащих 12×1 битов в направлении строки, и содержит 16200/(12×1) битов в направлении столбца.

Из 12 столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 0, положение начала записи третьего столбца представляет собой положение с адресом 0, положение начала записи четвертого столбца представляет собой положение с адресом 2, положение начала записи пятого столбца представляет собой положение с адресом 2, положение начала записи шестого столбца представляет собой положение с адресом 2, положение начала записи седьмого столбца представляет собой положение с адресом 3, положение начала записи восьмого столбца представляет собой положение с адресом 3, положение начала записи девятого столбца представляет собой положение с адресом 3, положение начала записи десятого столбца представляет собой положение с адресом 6, положение начала записи одиннадцатого столбца представляет собой положение с адресом 7 и положение начала записи двенадцатого столбца представляет собой положение с адресом 7.

В результате использования множителя b, равного 2, и используя, например, 4096 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет 12 битов, как показано на фиг.26, запоминающее устройство 31 имеет 24 столбца, сохраняющие 12×2 бита в направлении строки, и содержит 16200/(12×2) битов в направлении столбца.

Из 24 столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 0, положение начала записи третьего столбца представляет собой положение с адресом 0, положение начала записи четвертого столбца представляет собой положение с адресом 0, положение начала записи пятого столбца представляет собой положение с адресом 0, положение начала записи шестого столбца представляет собой положение с адресом 0, положение начала записи седьмого столбца представляет собой положение с адресом 0, положение начала записи восьмого столбца представляет собой положение с адресом 1, положение начала записи девятого столбца представляет собой положение с адресом 1, положение начала записи десятого столбца представляет собой положение с адресом 1, положение начала записи одиннадцатого столбца представляет собой положение с адресом 2, положение начала записи двенадцатого столбца представляет собой положение с адресом 2, положение начала записи тринадцатого столбца представляет собой положение с адресом 2, положение начала записи четырнадцатого столбца представляет собой положение с адресом 3, положение начала записи пятнадцатого столбца представляет собой положение с адресом 7, положение начала записи шестнадцатого столбца представляет собой положение с адресом 9, положение начала записи семнадцатого столбца представляет собой положение с адресом 9, положение начала записи восемнадцатого столбца представляет собой положение с адресом 9, положение начала записи девятнадцатого столбца представляет собой положение с адресом 10, положение начала записи двадцатого столбца представляет собой положение с адресом 10, положение начала записи 21-ого столбца представляет собой положение с адресом 10, положение начала записи 22-ого столбца представляет собой положение с адресом 10, положение начала записи 23-ьего столбца представляет собой положение с адресом 10 и положение начала записи 24-ого столбца представляет собой положение с адресом 11.

На фиг.27 показана блок-схема последовательности операций, представляющая процесс, выполняемый кодером LDPC 115, перемежителем 116 битов и кодером QAM 117, представленными на фиг.8.

Кодер LDPC 115 ожидает подачи целевых данных LDPC, от кодера ВСН 114, на этапе S101, кодируют целевые данные LDPC в код LDPC, подает код LDPC в перемежитель 116 битов, и обработка переходит на этап S102.

Перемежитель 116 битов, на этапе S102, выполняет перемежение битов для кода LDPC, поданного из кодера LDPC 115, как цель, подает символ, полученный, в результате символизации кода LDPC после перемежения битов, в кодер QAM 117, и обработка переходит на этап S103.

Другими словами, на этапе S102, в перемежителе 116 битов (фиг.9), перемежитель 23 четности выполняет перемежение четности для кода LDPC, поданного из кодера LDPC, 115 как цель, и подает код LDPC после перемежения четности в перемежитель 24 со скручиванием столбцов.

Перемежитель 24 со скручиванием столбцов выполняет перемежение со скручиванием столбцов для кода LDPC, подаваемого из перемежителя 23 четности, как цель, и подает код LDPC после перемежения в демультиплексор 25.

Демультиплексор 25 выполняет взаимные замены кодовых битов кода LDPC после перемежения со скручиванием столбцов, выполненного перемежителем 24 со скручиванием столбцов, и выполняет процесс взаимной замены, при котором кодовые биты после взаимной замены устанавливают, как символьные биты (биты, представляющие символ) для символа.

Здесь процесс взаимной замены, выполняемый демультиплексором 25, может быть выполнен в соответствии не только с первым - четвертым режимами взаимной замены, показанными на фиг.18 и 19, но также и в соответствии с правилом выделения. Правило выделения представляет собой правило, используемое для выделения кодовых битов кода LDPC для символьных битов, представляющих символ, и будет более подробно описано ниже.

Символ, получаемый в процессе взаимной замены, выполняемой демультиплексором 25, подают из демультиплексора 25 в кодер 117 QAM.

Кодер 117 QAM, на этапе S103, отображает символ, подаваемый из демультиплексора 25, в точку сигнала, определенную в режиме модуляции, при ортогональной модуляции, выполняемой кодером 117 QAM, так, чтобы он был ортогонально модулированным, и подает данные, полученные в результате этого, в перемежитель 118 по времени.

Путем выполнения перемежения четности и перемежения со скручиванием столбцов, как описано выше, сопротивление удалению или пакету ошибок в случае, когда множество кодовых битов кода LDPC передают, как один символ, может быть улучшено.

Здесь, на фиг.9, для удобства описания, хотя перемежитель 23 четности, который представляет собой блок, выполняющий перемежение четности, и перемежитель 24 со скручиванием столбцов, который представляет собой блок, выполняющий перемежение со скручиванием столбцов, представлены отдельно, перемежитель 23 четности и перемежитель 24 со скручиванием столбцов могут быть выполнены интегрально.

Другими словами, как перемежитель четности, так и перемежитель со скручиванием столбцов могут быть выполнены путем записи и считывания кодовых битов в/из запоминающего устройства и могут быть представлены матрицей, преобразующей адрес (адрес записи), для записи кодового бита в адрес (адрес считывания) для считывания кодового бита.

В соответствии с этим, когда получают матрицу, полученную путем умножения матрицы, представляющей перемежение четности, и матрицы, представляющей перемежение со скручиванием столбцов, путем преобразования кодового бита, используя матрицу, выполняют перемежение четности, и может быть получен результат перемежения со скручиванием столбцов кода LDPC после перемежения четности.

Кроме того, в дополнение к перемежителю 23 четности и перемежителю 24 со скручиванием столбцов, демультиплексор 25 может быть выполнен интегрально.

Другими словами, процесс взаимной замены, выполняемый демультиплексором 25, также может быть представлен матрицей, преобразующей адрес записи запоминающего устройства 31, содержащего код LDPC, в адрес считывания.

В соответствии с этим, получают матрицу, полученную путем умножения вместе матрицы, представляющей перемежение четности, матрицы, представляющей перемежение со скручиванием столбцов, и матрицы, представляющей процесс взаимной замены, процесс перемежения четности, процесс перемежения со скручиванием столбцов, и взаимной замены могут быть выполнены вместе, используя эту матрицу.

Кроме того, может быть выполнено любое одно из перемежения четности и перемежения со скручиванием столбцов, или оба из них могут не быть выполнены.

Далее, со ссылкой на фиг.28-30, будет описано моделирование для измерения частоты ошибок (частоты ошибок битов), выполняемое для устройства 11 передачи данных, представленного на фиг.8.

Моделирование выполняют путем использования канала связи, который имеет дрожание, имеющее D/U 0 дБ.

На фиг.28 иллюстрируется модель канала связи, используемая при моделировании.

Другими словами, в позиции А на фиг.28 иллюстрируется модель дрожания, используемая при моделировании.

Кроме того, в позиции В на фиг.28 иллюстрируется модель канала связи, имеющего дрожание, представленное моделью, показанной в позиции А на фиг.28.

В позиции В на фиг.28 Н иллюстрирует модель дрожания, представленного в позиции А на фиг.28. В позиции В на фиг.28, N представляет ICI (взаимные помехи между несущими) и ожидаемое значение Е [N2] мощности аппроксимируют в AWGN путем моделирования.

На фиг.29 и 30 иллюстрируется соотношение между частотой ошибок и допплеровской частотой fd дрожания, которое получают в ходе моделирования.

На фиг.29 иллюстрируется соотношение между частотой ошибок и допплеровской частотой fd, в случае, когда режим модуляции представляет собой 16 QAM, скорость кодирования (r) составляет (3/4), и режим взаимной замены представляет собой первый режим взаимной замены. На фиг.30 иллюстрируется соотношение между частотой ошибок и допплеровской частотой fd в случае, когда режим модуляции составляет 64 QAM, скорость кодирования (r) составляет (5/6), и режим взаимной замены составляет первый режим взаимной замены.

Кроме того, на фиг.29 и 30, толстая линия представляет соотношение между частотой ошибок и допплеровской частотой fd, в случае, когда выполняют все процессы перемежения четности, перемежения со скручиванием столбцов и процесс взаимной замены, и тонкая линия представляет соотношение между частотой ошибок и допплеровской частотой fd, в случае, когда выполняют только процесс взаимной замены среди перемежения четности, перемежения со скручиванием столбцов и процесс взаимной замены.

На любой одной из фиг.29 и 30, можно видеть, что частота ошибок улучшается (уменьшается) в случае, когда выполняют все из перемежения четности, перемежения со скручиванием столбцов и процесс взаимной замены, чем в случае, когда выполняют только процесс взаимной замены.

Пример конфигурации кодера 115 LDPC

На фиг.31 показана блок-схема, которая иллюстрирует пример конфигурации кодера 115 LDPC, показанного на фиг.8.

Кроме того, кодер 122 LDPC, показанный на фиг.8, выполнен аналогично.

Как показано со ссылкой на фиг.12 и 13, в стандарте DVB-T.2, определены коды LDPC, имеющие два вида длин N кода, включающие в себя 64800 битов и 16200 битов.

Для кода LDPC, имеющего длину кода N 64800 битов, определены 11 скоростей кодирования 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 и 9/10, и для кода LDPC, имеющего длину N кода 16200 битов, определены 10 скоростей кодирования 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 и 8/9 (фиг.12 и 13).

Кодер 115 LDPC, например, может выполнять кодирование (кодирование с коррекцией ошибок) в соответствии с кодами LDPC, которые имеют длину N кода 64800 битов и 16200 битов, для каждой скорости кодирования, в соответствии с матрицей Н проверки на четность, подготовленной для каждой длины N кода и каждой скорости кодирования.

Кодер 115 LDPC выполнен на основе модуля 601 обработки кодирования и модуля 602 хранения.

Модуль 601 обработки кодирования выполненный на основе модуля 611 установки скорости кодирования, модуля 612 считывания таблицы исходного значения, модуля 613 генерирования матрицы проверки на четность, модуля 614 считывания информационного бита, модуля 615 вычисления кодирования четности и модуля 61 6 управления, выполняет кодирование LDPC для целевых данных LDPC, подаваемых в кодер 115 LDPC, и подает код LDPC, полученный, как результат этого, в перемежитель 116 битов (фиг.8).

Другими словами, модуль 611 установки скорости кодирования, например, устанавливает длину N кода и скорость кодирования для кода LDPC в соответствии с операцией оператора и т.п.

Модуль 612 считывания таблицы исходного значения считывает таблицу исходного значения матрицы проверки на четность, которая будет описана ниже, в соответствии с длиной кода N и скоростью кодирования, установленной модулем 611 установки скорости кодирования из модуля 602 хранения.

Модуль 613 генерирования матрицы проверки на четность генерирует матрицу Н проверки на четность путем размещения элементов 1 информационной матрицы HA, в соответствии с длиной К (= длина N кода - длина М четности) информации, в соответствии с длиной N кода и скоростью кодирования, установленной модулем 611 установки скорости кодирования, в направлении столбца за период 360 столбцов (количество Р единичных столбцов циклической структуры), на основе таблицы исходного значения матрицы проверки на четность, считанной модулем 612 считывания таблицы исходного значения, и сохраняет сгенерированную матрицу проверки на четность в модуле 602 хранения.

Модуль 614 считывания информационного бита считывает (выделяет) биты информации, соответствующие длине К информации, из целевых данных LDPC, подаваемых из кодера 115 LDPC.

Модуль 615 вычисления четности кодирования вычисляет матрицу Н проверки на четность, сгенерированную модулем 613 генерирования матрицы проверки на четность, из модуля 602 хранения и вычисляет бит четности из битов информации, считываемых модулем 614 считывания информационного бита на основе заданного уравнения, используя матрицу Н проверки на четность, генерируя, таким образом, кодовое слово (коды LDPC).

Модуль 616 управления управляет каждым блоком, который составляет модуль 601 обработки кодирования.

В модуле 602 хранения хранится множество таблиц исходного значения матрицы проверки на четность, соответствующих множеству скоростей кодирования, показанных на фиг.12 и 13 и т.п., например, для длин N кода 64800 битов и 16200 битов. Кроме того, модуль 602 хранения временно хранит данные, необходимые для процесса модуля 601 обработки кодирования.

На фиг.32 показана блок-схема последовательности операций, которая иллюстрирует процесс кодера 115 LDPC, показанного на фиг.31.

На этапе S201, модуль 611 установки скорости кодирования определяет (устанавливает) длину N кода и скорость r кодирования для выполнения кодирования LDPC.

На этапе S202, модуль 612 считывания таблицы исходного значения считывает таблицу исходного значения матрицы проверки на четность, которая установлена заранее, с длиной N кода и скоростью r кодирования, определенной модулем 611 установки скорости кодирования из модуля 602 хранения.

На этапе S203, модуль 613 генерирования матрицы проверки на четность получает (генерирует) матрицу Н проверки на четность кода LDPC, имеющего длину N кода, и скорость r кодирования, определенную модулем 611 установки скорости кодирования, используя таблицу исходного значения матрицы проверки на четность, считанную из запоминающего устройства 602 хранения с помощью модуля 612 считывания таблицы исходного значения, и сохраняет матрицу проверки на четность в модуле 602 хранения, подавая в нее матрицу проверки на четность.

На этапе S204, модуль 614 считывания информационного бита считывает биты информации с длиной информации К (=N×r), соответствующие длине кода N и скорости r кодирования, определенной модулем 611 установки скорости кодирования, из целевых данных LDPC, подаваемых из кодера 115 LDPC, и считывает матрицу Н проверки на четность, полученную модулем 613 генерирования матрицы проверки на четность, из модуля 602 хранения и подает биты информации и матрицу проверки на четность на модуль 615 вычисления четности кодирования.

На этапе S205, модуль 615 вычисления четности кодирования последовательно вычисляет биты четности кодового слова с, удовлетворяющего Уравнению (8).

Уравнение (8)

HcT=0

В Уравнении (8) с представляет вектор строки, как кодовое слово (код LDPC), и cT представляет транспозицию вектора с строки.

Здесь, как описано выше, в случае, когда в векторе с строки соответствующего кода LDPC (одно кодовое слово) часть битов информации представлена вектором А строки, и часть битов четности представлена вектором Т строки, вектор с строки может быть представлен Уравнением с=[А|Т], используя вектор А строки, как биты информации и вектор Т строки, как биты четности.

Матрица Н проверки на четность и вектор с=[А|Т] строки, как код LDPC должны удовлетворять Уравнению HcT=0, и вектор Т строки, как биты четности, составляющие вектор с=[A|T] строки, удовлетворяющий Уравнению HcT=0, может быть последовательно получен путем установки элементов каждой строки в ноль, по порядку от элементов первой строки вектора HcT столбца, включенного в Уравнение HcT=0 в случае, когда матрица HT четности матрицы Н=[HA|HT] проверки на четность имеет структуру лестницы, показанную на фиг.11.

Когда получают биты Т четности для битов информации А, модуль 615 вычисления четности кодирования выводит кодовое слово с=[А|Т], представленное путем использования битов информации А и битов Т четности, как результат кодирования LDPC битов информации А.

После этого, на этапе S206, модуль 616 управления определяет закончено или нет кодирование LDPC. В случае, когда определяют, что кодирование LDPC не закончилось, на этапе S206, другими словами, например, в случае, когда все еще присутствуют целевые данные LDPC, для которых должно быть выполнено кодирование LDPC, процесс возвращается на этап S201 (или этап S204), и затем повторяются процессы от этапа S201 (или этапа S204) до этапа S206.

С другой стороны, в случае, когда определяют, что кодирование LDPC закончилось, на этапе S206, другими словами, например, в случае, когда больше нет целевых данных LDPC, для которых должно быть выполнено кодирование LDPC, кодер LDPC 115 заканчивает обработку.

Как отмечено выше, таблицу исходного значения матрицы проверки на четность, соответствующую каждой длине N кода и каждой скорости r кодирования, подготавливают заранее, и кодер 115 LDPC выполняет кодирование LDPC для заданной длины N кода и заданной скорости r кодирования, используя матрицу Н проверки на четность, сгенерированную из таблицы исходного значения матрицы проверки на четность, соответствующей заданной длине N кода и заданной скорости r кодирования.

Пример таблицы исходного значения матрицы проверки на четность

Таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов, равных 1, информационной матрицы HA (фиг.10) матрицы Н проверки на четность, соответствующей длине К информации в соответствии с длиной N кода и скоростью r кодирования для кода LDPC (код LDPC, определенный матрицей Н проверки на четность) для каждых 360 столбцов (количество Р единичных столбцов циклической структуры), и подготовлена заранее для каждой матрицы Н проверки на четность каждой длины N кода и каждой скорости r кодирования.

На фиг.33 показана схема, которая иллюстрирует пример таблицы исходного значения матрицы проверки на четность.

Другими словами, на фиг.33 иллюстрируется таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, имеющей длину N кода 16200 битов и скорость r кодирования 1/4, определенную в стандарте DVB-T.2.

Модуль 613 генерирования матрицы проверки на четность (фиг.31) получает матрицу Н проверки на четность, как описано ниже, используя таблицу исходного значения матрицы проверки на четность.

На фиг.34 иллюстрируется способ получения матрицы Н проверки на четность из таблицы исходного значения матрицы проверки на четность.

Таблица исходного значения матрицы проверки на четность, показанная на фиг.34, представляет таблицу исходного значения матрицы проверки на четность для матрицы Н проверки на четность, имеющей длину N кода 16200 битов и скорость r кодирования 2/3, определенную в стандарте DVB-T.2.

Таблица исходного значения матрицы проверки на четность, как описано выше, представляет собой таблицу, представляющую положения элементов, равных 1 информационной матрицы HA (фиг.10), соответствующей длине К информации, в соответствии с длиной N кода и скоростью r кодирования кода LDPC для каждых 360 столбцов (количество Р единичных столбцов циклической структуры) и, в i-ой строке, выравнивают номер строки (номер строки, когда номер строки первой строки матрицы Н проверки на четность равен 0) для (1+360×(i-1))-ого элемента "1" матрицы Н проверки на четность, соответствующей количеству весов столбцов, включенных в (1+360×(i-1))-ый столбец.

Здесь, поскольку матрица HT четности (фиг.10) матрицы Н проверки на четность, соответствующей длине М четности, определена, как показано на фиг.21, в соответствии с таблицей исходного значения матрицы проверки на четность получают информационную матрицу HA (фиг.10) матрицы Н проверки на четность, соответствующей длине К информации.

Номер k+1 строки таблицы исходного значения матрицы проверки на четность отличается в соответствии с длиной К информации.

Между длиной К информации и номером k+1 строки в таблице исходного значения матрицы проверки на четность, удовлетворяется соотношение, в соответствии с Уравнением (9).

Уравнение (9)

K=(k+1)×360

Здесь 360, представленное в Уравнении (9), представляет собой количество Р единичных столбцов циклической структуры, описанной со ссылкой на фиг.22.

В таблице исходного значения матрицы проверки на четность, представленной на фиг.34, 13 цифровых значений выровнены от первой строки до третьей строки, и три цифровых значения выровнены от четвертой строки до (k+1)-ой строки (30-ой строки на фиг.34).

В соответствии с этим, вес столбца матрицы Н проверки на четность, полученный из таблицы исходного значения матрицы проверки на четность, представленной на фиг.34, составляет 13 от первого столбца до ((1+360)×(3-1)-1)-ого столбца, и равен 3 от ((1+360)×(3-1))-ого столбца до К-ого столбца.

В первой строке таблицы исходного значения матрицы проверки на четность, показанной на фиг.34, размещены 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 и 2622, и это представляет, что в первом столбце матрицы Н проверки на четность элементы строк, имеющие номера строк 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 и 2622 равны 1 (кроме того, другие элементы равны 0).

Кроме того, во второй строке таблицы исходного значения матрицы проверки на четность, показанной на фиг.34, размещены 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 и 3108, и это представляет, что в 361-ом (=1+360×(2-1)) столбце матрицы Н проверки на четность, элементы строк, имеющие номера строк 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 и 3108, равны 1.

Как описано выше, таблица исходного значения матрицы проверки на четность представляет положения элементов, равных 1, информационной матрицы HA матрицы Н проверки на четность для каждых 360 столбцов.

В каждом столбце, кроме (1+360×(i-1))-ого столбца матрицы Н проверки на четность, другими словами, в каждом одном из от (2+360×(i-1))-ого столбца до (360×i)-ого столбца, (1+360×(i-1))-ый элемент, равный "1", определенный на основе таблицы исходного значения матрицы проверки на четность, размещен путем периодического циклического сдвига в соответствии с длиной М четности до нижней стороны (нижняя сторона столбца).

Другими словами, например, (2+360×(i-1))-ый столбец получают путем циклического сдвига (1+360×(i-1))-ого столбца на М/360 (=q) для нижней стороны, и следующий (3+360×(i-1))-ый столбец получают путем циклического сдвига (1+360×(i-1))-ого столбца на 2×М/360 (=2×q) до нижней стороны (циклический сдвиг (2+360×(i-1))-ого столбца на М/360 (=q) до нижней стороны).

Когда цифровое значение j-ого столбца (j-ого с левой стороны) i-ой строки (i-ой с верхней стороны) таблицы исходного значения матрицы проверки на четность представлено, как hi,j, и номер строки j-ого элемента, равного "1" j-ого столбца матрицы Н проверки на четность представлен, как Hw-j, номер Hw-j строки элемента, равного "1” w-ого столбца матрицы Н проверки на четность, кроме (1+360×(i-1))-ого столбца, может быть получен из Уравнения (10).

Уравнение (10)

Hw-j=mod{hj+mod((w-1),P)×q,М)

Здесь, mod(х,y) представляет остаток, полученный в результате деления х на y.

Кроме того, Р представляет собой количество единичных столбцов циклической структуры, описанной выше, и, например, равен 360, как описано выше, в стандарте DVB-Т.2. Кроме того, q представляет собой значение М/360, полученное путем деления длины М четности на число Р (=360) единичных столбцов циклической структуры.

Модуль 613 генерирования матрицы проверки на четность (фиг.31) определяет число строк (1+360×(i-1))-ого элемента, равного "1", матрицы Н проверки на четность на основе таблицы исходного значения матрицы проверки на четность.

Кроме того, модуль 613 генерирования матрицы проверки на четность (фиг.31) получает номер Hw-j строки элемента, равного "1", в w-ом столбце матрицы Н проверки на четность, кроме (1+360×(i-1))-ого столбца, на основе Уравнения (10), и генерирует матрицу Н проверки на четность, в которой элементы номеров строк, полученные, как описано выше, равны 1.

Код LDPC, имеющий длину N кода 4320 битов

С точки зрения затрат, предпочтительно, чтобы была выполнена цифровая широковещательная передача, специально используемая для мобильных оконечных устройств, в то время как спецификация устройства передачи и устройства приема, которая соответствует DVB-T.2, который представляет собой стандарт цифровой широковещательной передачи, специально используемый для фиксированных оконечных устройств, остается неизменной, насколько это возможно.

Однако, в соответствии с DVB-T.2, в то время как определены коды LDPC, имеющие длину N кода 64 k бита и 16 k битов, код LDPC, имеющий меньшую длину кода, не определен.

В то же время, объем запоминающего устройства и задержка, требуемая для декодирования кода LDPC и т.п., меньше для кода LDPC с короткой длиной кода, чем для кода LDPC, с большой длиной кода, и, соответственно, код LDPC с короткой длиной кода может быть полезными для цифровой широковещательной передачи, специально используемой для мобильных оконечных устройств.

Таким образом, устройство 11 передачи (фиг.7) может выполнять цифровую широковещательную передачу, специально используемую для мобильных оконечных устройств, используя код LDPC с длиной кода короче, чем длина кода для кода LDPC (коды LDPC, имеющие длину N кода 64 k битов и 16 k битов), определенная в DVB-T.2, в качестве кода LDPC (ниже также называется мобильным кодом LDPC) для цифровой широковещательной передачи, специально используемой для мобильных оконечных устройств.

Кроме того, в мобильном коде LDPC, с точки зрения поддержания совместимости с DVB-T.2, настолько насколько это возможно, аналогично коду LDPC, определенному в DVB-T.2, матрица HT четности матрицы Н проверки на четность имеет структуру лестницы (фиг.11).

Кроме того, в мобильном коде LDPC, аналогично коду LDPC, определенному в DVB-T.2, информационная матрица HA матрицы Н проверки на четность имеет циклическую структуру, и число Р единичных столбцов циклической структуры равно 360.

Кроме того, используется длина N кода мобильного кода LDPC, которая короче, чем код LDPC, определенный в DVB-T.2, и (аналогично коду LDPC, определенному в DVB-T.2) представляет собой кратное числа Р единичных столбцов циклической структуры, например, 4320 битов (ниже также называются 4k битами).

На фиг.35-43 показаны схемы, иллюстрирующие примеры таблицы исходного значения матрицы проверки на четность кода LDPC, имеющего длину N кода 4 k битов (для мобильного устройства), как описано выше.

Другими словами, на фиг.35 иллюстрируется таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, имеющей длину N кода 4 k битов и скорость r кодирования 1/4.

На фиг.36 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, имеющей длину N кода 4 k битов и скорость r кодирования 1/3.

На фиг.37 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, имеющей длину N кода 4 k битов и скорость r кодирования 5/12.

На фиг.38 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, имеющей длину N кода 4 k битов и скорость r кодирования 1/2.

На фиг.39 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, имеющей длину N кода 4 k битов и скорость r кодирования 7/12.

На фиг.40 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, имеющей длину N кода 4 k битов и скорость r кодирования 2/3.

На фиг.41 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, имеющей длину N кода 4 k битов и скорость r кодирования 3/4.

На фиг.42 показана таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, имеющей длину N кода 4 k битов и скорость r кодирования 5/6.

На фиг.43 иллюстрируется таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, имеющей длину N кода 4 k битов и скорость r кодирования 11/12.

Для цифровой широковещательной передачи, специально используемой для мобильных оконечных устройств, кодер 115 LDPC (фиг.8 и 31) выполняют кодирование в код LDPC, имеющий длину N кода 4 k битов и скорость r кодирования одного из девяти видов 1/4, 1/3, 5/12, 1/2, 7/12, 2/3, 3/4, 5/6, и 11/12, используя матрицу Н проверки на четность, полученную из таблицы исходного значения матрицы проверки на четность, показанной на фиг.35-43.

Коды LDPC, полученные, используя матрицу Н проверки на четность, полученной из таблицы исходного значения матрицы проверки на четность, показанной на фиг.35-43, представляют собой коды LDPC, имеющие высокие возможности.

Здесь код LDPC, имеющий высокие возможности, представляет собой код LDPC, который получают из соответствующей матрицы И проверки на четность.

Кроме того, когда код LDPC, полученный из матрицы Н проверки на четность, передают с низким значением Es/N0 (отношение мощности сигнала к мощности шумов на символ) или низким значением Eb/N0 (отношение мощности сигнала к мощности шумов на бит), соответствующая матрица Н проверки на четность представляет собой матрицу проверки на четность, удовлетворяющую заданному условию, при котором мало значение BER (частота ошибок битов).

Соответствующая матрица Н проверки на четность может быть получена, например, путем выполнения моделирования измерения BER, когда коды LDPC, полученные из различных матриц проверки на четность, удовлетворяющих заданному условию, передают с низким значением Es/N0.

В качестве заданного условия, которое должно удовлетворяться соответствующей матрицей Н проверки на четность, например, существует условие, состоящее в том, что результат анализа, полученный в результате использования способа анализа возможностей кода, называемых эволюцией плотности, является хорошим, условие, в котором петля из элементов, равных 1, называемая циклом 4, не существует, и т.п.

Здесь, когда элементы, равные 1, плотно присутствуют в информационной матрице на, аналогично циклу 4, известно, что возможности декодирования кода LDPC ухудшаются, соответственно, также, как и заданное условие, которое должно удовлетворяться соответствующей матрицей Н проверки на четность, требуется, чтобы цикл 4 не существовал.

Заданное условие, которое должно удовлетворяться соответствующей матрицей Н проверки на четность, может быть соответствующим образом определено с точки зрения улучшения возможности декодирования кода LDPC, простоты (упрощения) процесса декодирования кода LDPC и т.п.

На фиг.44 и 45 показаны схемы, иллюстрирующие эволюцию плотности, получаемую, как результат анализа, как заданное условие, которое должно удовлетворяться соответствующей матрицей Н проверки на четность.

Эволюция плотности представляет собой способ анализа кода для вычисления ожидаемого значения вероятности ошибки для всех кодов LDPC (совокупность), имеющих длину N кода, равную бесконечности, которая установлена последовательность степени, описанная ниже.

Например, по мере того, как значение дисперсии шумов дополнительно увеличивается от нуля по каналу AWGN, вначале ожидаемое значение вероятности ошибки совокупности равно нулю, и, когда значение дисперсии шумов равно или больше, чем пороговое значение, ожидаемое значение не равно нулю.

В соответствии с эволюцией плотности, путем сравнения пороговых значений (ниже также называемых пороговыми значениями возможностей) значения дисперсии шумов, для которых ожидаемое значение вероятности ошибки не равно нулю, может быть определена возможность (степень соответствия матрицы проверки на четность) совокупности.

Кроме того, для конкретного кода LDPC, путем определения совокупности, которой принадлежит код LDPC, и выполнения эволюции плотности для совокупности, возможности кода LDPC могут быть грубо оценены.

Таким образом, когда совокупность, имеющая высокие возможности, будет найдена, код LDPC, имеющий высокие возможности, может быть определен среди кодов LDPC, принадлежащих совокупности.

Здесь последовательность степени, описанная выше, представляет, для длины кода N кода LDPC, отношение переменных узлов или проверочных узлов, имеющих вес каждого значения.

Например, обычный (3,6) код LDPC, имеющий скорость кодирования 1/2, принадлежит совокупности, которая установлена по последовательности степени, в которой вес (вес столбца) всех переменных узлов равен 3, и вес (вес строки) всех проверочных узлов равен 6.

На фиг.44 иллюстрируется граф Таннера такой совокупности.

В графе Таннера, показанном на фиг.44, количество переменных узлов, каждый из которых представлен белым кружком (меткой О) на фигуре, которые присутствуют, составляет N, что равно длине N кода, и количество проверочных узлов, каждый из которых представлен квадратом (меткой а) на фигуре, которые присутствуют, составляет N/2, то равно значению, полученному путем умножения длины N кода на скорость кодирования, равную 1/2.

Три ответвления (ребра), количество которых является таким же, как вес столбца, соединены с каждым переменным узлом, и, таким образом, присутствуют в сумме 3N ответвлений, соединенных с N переменными узлами.

Кроме того, шесть ответвлений, количество которых является таким же, как вес строки, соединены с каждым проверочным узлом, и, таким образом, присутствуют в сумме 3N ответвлений, соединенных с N/2 проверочными узлами.

Кроме того, в графе Таннера, показанном на фиг.44, присутствует один перемежитель.

Перемежитель случайно изменяет компоновку 3N ответвлений, соединенных с N переменными узлами и соединяет каждое ответвление после изменения компоновки с одним из 3N ответвлений, соединенных с N/2 проверочными узлами.

В перемежителе присутствует только (3N)!(=(3N)×(3N-1)×…×1) видов структур изменения компоновки, для изменения 3N ответвлений, соединенных с N переменными узлами. В соответствии с этим, совокупность, определенная последовательностью степени, в которой вес всех переменных узлов равен 3, и вес всех проверочных узлов равен 6, установлена, как (3N)! кодов LDPC.

При моделировании, для получения кода LDPC, имеющего высокие возможности (соответствующую матрицу проверки на четность), в эволюции плотности используется совокупность с множеством ребер.

В типе совокупности с множеством ребер перемежитель, через который проходят ответвления, соединенные с переменными узлами, и ответвления, соединенные с проверочным узлом, разделяют на множество частей (множество ребер), и, соответственно, установление совокупности выполняют более точно.

На фиг.45 показана схема, которая иллюстрирует пример графа Таннера для совокупности с множеством узлов.

В графе Таннера, показанном на фиг.45, присутствуют два перемежителя, включающие в себя первый перемежитель и второй перемежитель.

Кроме того, в графе Таннера, показанном на фиг.45, присутствуют только v1 переменных узлов, каждый из которых имеет одно ответвление, соединенное с первым перемежителем, и нулевое ответвление, соединенное со вторым перемежителем, присутствуют только v2 переменных узла, каждый из которых имеет одно ответвление, соединенное с первым перемежителем, и два ответвления, соединенные со вторым перемежителем, и присутствуют только v3 переменных узлов, каждый из которых имеет нулевое ответвление, соединенное с первым перемежителем, и два ответвления, соединенные со вторым перемежителем.

Кроме того, в графе Таннера, показанном на фиг.45, присутствуют только с1 проверочных узлов, каждый из которых имеет два ответвления, соединенных с первым перемежителем, и нулевое ответвление, соединенное со вторым перемежителем, присутствуют только с2 проверочные узла, каждое из которых имеет два ответвления, соединенных с первым перемежителем, и два ответвления, соединенные со вторым перемежителем, и присутствуют только c3 проверочных узлов, каждый из которых имеет нулевое ответвление, соединенные с первым перемежителем, и три ответвления, соединенные со вторым перемежителем.

Здесь эволюция плотности и ее воплощение, например, описаны в публикации "On the Design of Low-Density Parity-Check Codes within 0.0045 dB of the Shannon Limit", S.Y. Chung, G.D. Fomey, T.J. Richardson, R. Urbanke, IEEE Communications Leggers, VOL. 5, NO.2, Feb 2001.

При моделировании, для получения мобильного кода LDPC (его исходной таблицы значений матрицы проверки на четность), представленного на фиг.35-43, выполняют поиск совокупности, для которой пороговое значение возможности, которое представляет собой Eb/N0, при котором BER начинает падать (уменьшаться), в соответствии с эволюцией плотности типа с множеством ребер, представляет собой заданное значение, или среди кодов LDPC принадлежащих совокупности, код LDPC, уменьшающий BER, в частности, режимы модуляции, используемые для цифровой широковещательной передачи, специально используемой для мобильных оконечных устройств, таких как 16 QAM или 64 QAM, выбирают, как код LDPC, имеющий высокие возможности.

Здесь, как описано выше, при цифровой широковещательной передаче, специально используемой для мобильных оконечных устройств, код LDPC 4 k битов длина N кода которого короче, чем у кодов LDPC (кодов LDPC, имеющих длину N кода 16 k и 64 k битов), определенных в DVB-T.2, обладает устойчивостью к ошибке в канале 13 передачи данных (фиг.7), которая ниже, чем у кода LDPC, имеющего большую длину N кода, определенную в DVB-T.2.

В соответствии с этим, при цифровой широковещательной передаче, специально используемой для мобильных оконечных устройств, для улучшения устойчивости к ошибкам, используется режим модуляции, при котором количество сигнальных точек относительно мало, такой как QPSK, 16 QAM или 64 QAM.

Таблицы исходного значения матрицы проверки на четность, показанные на фиг.35-43, описанных выше, представляют собой таблицы исходного значения матрицы проверки на четность кода LDPC, имеющего длину N кода 4 k бита, которую получают путем моделирования, как описано выше.

На фиг.46 показана схема, иллюстрирующая минимальную длину цикла и пороговое значение возможности матрицы Н проверки на четность, которую получают из таблицы исходного значения матрицы проверки на четность для девяти видов кодов LDPC, имеющих длину N кода 4 k битов и скорости r кодирования 1/4, 1/3, 5/12, 1/2, 7/12, 2/3, 3/4, 5/6 и 11/12, показанных на фиг.35-43.

В матрице Н проверки на четность, полученной из таблиц исходного значения матрицы проверки на четность, показанных на фиг.35-43, минимальная длина цикла матриц Н проверки на четность, имеющих скорости r кодирования, равные 1/4 и 1/3, составляет 8 циклов, и минимальная длина цикла матриц Н проверки на четность, имеющих скорости r кодирования, составляющие 5/12, 1/2, 7/12, 2/3, 3/4, 5/6 и 11/12, составляет 6 циклов.

В соответствии с этим, в матрице Н проверки на четность, полученной из таблиц исходного значения матрицы проверки на четность, показанных на фиг.35-43, цикл 4 не присутствует.

Кроме того, по мере того, как скорость r кодирования уменьшается, избыточность кода LDPC увеличивается, и соответственно, пороговое значение возможности улучшается (уменьшается), по мере уменьшения скорости r кодирования.

На фиг.47 показана схема, иллюстрирующая матрицу Н проверки на четность (ниже также называется матрицей Н проверки на четность мобильного кода LDPC) по фиг.35-43 (полученную из таблиц исходного значения матрицы проверки на четность).

В матрице Н проверки на четность мобильного кода LDPC вес столбца установлен равным Х для КХ столбцов от первого столбца, вес столбца установлен равным Y для последовательных K-Y столбцов, вес столбца установлен равным двум для последовательных (М-1) столбцов, и вес столбца установлен равным единице для последнего столбца.

Здесь КХ+KY+М-1+1 представляют собой то же, что и длина кода N=4320 битов.

На фиг.48 показана схема, иллюстрирующая количество столбцов КХ, KY и М и вес столбца Х и Y для каждой скорости r кодирования (=1/4, 1/3, 5/12, 1/2, 7/12, 2/3, 3/4, 5/6 и 11/12) мобильного кода LDPC.

Для матрицы Н проверки на четность мобильного кода LDPC, имеющей длину N кода, равную 4 k, аналогично матрице проверки на четность, определенной в DVB-T.2, описанной со ссылкой на фиг.12 и 13, поскольку столбец расположен на дополнительной передней стороне (на левой стороне), вес столбца проявляет тенденцию быть крупным, и, соответственно, кодовый бит мобильного кода LDPC, который расположен на дальнейшей передней стороне, проявляет тенденцию быть сильным для ошибок (имеет устойчивость к ошибкам).

Перемежение со скручиванием столбцов кода LDPC, имеющего длину кода N, равную 4320 битов

В кодере 115 LDPC (фиг.8 и 31), в случае, когда кодирование LDPC в мобильном коде LDPC выполняют, используя матрицу Н проверки на четность, представленную на фиг.35-43, (полученную из таблиц исходного значения матрицы проверки на четность), положение начала записи каждого столбца (фиг.24) запоминающего устройства 31 при перемежении со скручиванием столбцов, как процесс компоновки, выполняемой перемежителем 24 со скручиванием столбцов (фиг.9), отличается от исходного положения начала записи (фиг.25 и 26), в случае кода LDPC, определенного в DVB-T.2.

На фиг.49 показана схема, которая иллюстрирует количество столбцов запоминающего устройства 31, которое необходимо для перемежения со скручиванием столбцов, и адреса их положений начала записи для мобильных кодов LDPC.

Другими словами, на фиг.49 иллюстрируется количество столбцов запоминающего устройства 31, необходимое для перемежения со скручиванием столбцов, и адреса их положений начала записи для каждого режима модуляции для мобильных кодов LDPC, которые представлены на фиг.35-43, имеющих длину N кода 4 k битов и девять видов (могут быть получены из матрицы Н проверки на четность, получаемой из таблиц исходного значения матрицы проверки на четность) для скоростей r кодирования, равных 1/4, 1/3, 5/12, 1/2, 7/12, 2/3, 3/4, 5/6 и 11/12.

Кроме того, для мобильных кодов LDPC, в качестве режимов модуляции, как описано выше, используются QPSK, 16 QAM и 64, имеющих относительно малое количество QAM точек сигнала.

Используя множитель b, равный 1, и используя QPSK, в качестве режима модуляции, в случае, когда количество m битов одного символа составляет два бита, запоминающее устройство 31 имеет два столбца, содержащие 2×1 битов в направлении строки, и содержит N/(mb)=4320/(2×1) битов в направлении столбца.

Из двух столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, и положение начала записи второго столбца представляет собой положение с адресом 2.

Используя множитель b, равный 2, и используя QPSK в качестве режима модуляции, в случае, когда количество m битов одного символа составляет два бита, запоминающее устройство 31 имеет четыре столбца, содержащие 2×2 бита в направлении строки, и содержит N/(mb)=4320/(2×2) битов в направлении столбца.

Из четырех столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 0, положение начала записи третьего столбца представляет собой положение с адресом 1, и положение начала записи четвертого столбца представляет собой положение с адресом 0.

В результате использования множителя b, равного 1 и используя 16 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет четыре бита, запоминающее устройство 31 имеет четыре столбца, содержащие 4×1 битов в направлении строки, и содержит N/(mb)=4320/(4×1) битов в направлении столбца.

Положения начала записи четырех столбцов запоминающего устройства 31 являются такими же, как в случае, когда множитель b равен 2, и QPSK используется, как режим модуляции.

Другими словами, из четырех столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 0, положение начала записи третьего столбца представляет собой положение с адресом 1, и положение начала записи четвертого столбца представляет собой положение с адресом 0.

В результате использования множителя b, равного 2, и используя 16 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет четыре бита, запоминающее устройство 31 имеет восемь столбцов, содержащих 4×2 бита в направлении строки, и содержит N/(mb)=4320/(4×2) битов в направлении столбца.

Из восьми столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 8, положение начала записи третьего столбца представляет собой положение с адресом 10, положение начала записи четвертого столбца представляет собой положение с адресом 10, положение начала записи пятого столбца представляет собой положение с адресом 25, положение начала записи шестого столбца представляет собой положение с адресом 54, положение начала записи седьмого столбца представляет собой положение с адресом 62, и положение начала записи восьмого столбца представляет собой положение с адресом 69.

В результате использования множителя b, равного 1, и используя 64 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет шесть битов, запоминающее устройство 31 имеет шесть столбцов, содержащих 6×1 битов в направлении строки, и содержит N/(mb)=4320/(6×1) битов в направлении столбца.

Из шести столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 0, положение начала записи третьего столбца представляет собой положение с адресом 1, положение начала записи четвертого столбца представляет собой положение с адресом 1, положение начала записи пятого столбца представляет собой положение с адресом 0, и положение начала записи шестого столбца представляет собой положение с адресом 0.

В результате использования множителя b, равного 2, и используя, например, 64 QAM в качестве режима модуляции, в случае, когда количество m битов одного символа составляет шесть битов, как показано на фиг.49, запоминающее устройство 31 имеет 12 столбцов, содержащих 6×2 бита в направлении строки, и содержит 4320/(6×2) битов в направлении столбца.

Из двенадцати столбцов запоминающего устройства 31, положение начала записи первого столбца представляет собой положение с адресом 0, положение начала записи второго столбца представляет собой положение с адресом 2, положение начала записи третьего столбца представляет собой положение с адресом 10, положение начала записи четвертого столбца представляет собой положение с адресом 12, положение начала записи пятого столбца представляет собой положение с адресом 15, положение начала записи шестого столбца представляет собой положение с адресом 17, положение начала записи седьмого столбца представляет собой положение с адресом 20, положение начала записи восьмого столбца представляет собой положение с адресом 21, положение начала записи девятого столбца представляет собой положение с адресом 23, положение начала записи десятого столбца представляет собой положение с адресом 25, положение начала записи одиннадцатого столбца представляет собой положение с адресом 26 и положение начала записи двенадцатого столбца представляет собой положение с адресом 30.

Выполняя перемежение со скручиванием столбцов, как описано выше для мобильного кода LDPC, имеющего длину кода N из 4 k битов, показанного на фиг.35-43, можно исключить ситуацию, когда множество кодовых битов, соответствующих множеству переменных узлов, соединенных с одним и тем же проверочным узлом, формирует один символ (включены в один и тот же символ) QPSK, 16 QAM или 64 QAM, в результате чего, возможности по декодированию в канале передачи данных, имеющего стирание, могут быть улучшены.

На фиг.50 показана схема, которая иллюстрирует результат моделирования BER в случае, когда выполняют перемежение со скручиванием столбцов для мобильного кода LDPC.

Во время моделирования рассматривают канал передачи данных (канал), в котором возникает фединг Рейли, имеющий вероятность удаления 0,167, с которой удаляют символ, код LDPC (фиг.40), имеющий длину N кода 4 k битов и скорость кодирования 2/3, используется, как мобильный код LDPC, и QPSK используется, как режим модуляции.

На фиг.50 на горизонтальной оси представлено Es/No (отношение мощности сигнала к мощности шумов на символ), и на вертикальной оси представлена BER.

Кроме того, на фиг.50 сплошной линией представлена BER, в случае, когда выполняют одновременно перемежение четности и перемежение со скручиванием столбцов, и пунктирной линией представлена BER, в случае, когда перемежение четности выполняют без выполнения перемежения со скручиванием столбцов.

На фиг.50 можно видеть, что в случае, когда выполняют перемежение со скручиванием столбцов, по сравнению со случаем, когда не выполняют перемежение со скручиванием столбцов, BER улучшается в целом и, соответственно, следует понимать, что улучшается устойчивость к ошибке.

Процесс взаимной замены кода LDPC, имеющего длину кода N 4320 битов

В случае, когда мобильный код LDPC, имеющий короткую длину N кода, описанный выше, то есть, код LDPC, имеющий длину N кода 4 k битов, используется в цифровой широковещательной передаче, специально используемой для мобильных оконечных устройств, устойчивость к ошибке в канале 13 передачи данных уменьшается (фиг.7).

Таким образом, при цифровой широковещательной передаче, специально используемой для мобильных оконечных устройств, предпочтительно предпринять противомеру для улучшения устойчивости к ошибке.

В качестве противомеры для улучшения устойчивости к ошибке, кроме способа использования режима модуляции, в котором количество точек сигнала относительно мало, такого как 16 QAM или 64 QAM, как, например, описано выше, существует процесс взаимной замены, выполняемый демультиплексором 25 (фиг.9).

В процессе взаимной замены, в то время как существуют, например, с первого по четвертый режимы взаимной замены, описанные выше, и режимы замены, определенные в стандарте DVB-T.2 и т.п., в качестве режимов замены, в которых кодовые биты кода LDPC, определенного в стандарте DVB-T.2 и т.п., взаимно заменяют, в случае, когда выполняют цифровую широковещательную передачу, специально используемую для мобильных оконечных устройств, используя описанный выше код LDPC (мобильный код LDPC), имеющий длину кода N 4 k битов, необходимо использовать процесс взаимной замены, который соответствует коду LDPC, имеющему длину N кода 4 k битов.

Кроме того, в процессе замены, используемом для кода LDPC, имеющего длину кода N 4 k битов, предпочтительно, чтобы использовался процесс взаимной замены такого типа, который дополнительно улучшает устойчивость к ошибкам.

Таким образом, демультиплексор 25 (фиг.9), как описано со ссылкой на фиг.27, выполнен с возможностью выполнения процесса взаимной замены, в соответствии с правилом выделения.

Ниже будет описан процесс взаимной замены, в соответствии с правилом выделения, и перед описанием будет описан процесс взаимной замены, в соответствии с режимом взаимной замены (ниже называется текущим режимом), который был уже предложен.

В случае, когда процесс взаимной замены выполняют в соответствии с текущим режимом для кода LDPC (ниже называется определенным кодом), определенным в DVB-Т.2 и т.п. демультиплексором 25, процесс взаимной замены будет описан со ссылкой на фиг.51 и 52.

На фиг.51 иллюстрируется пример процесса взаимной замены текущего режима в случае, когда код LDPC представляет собой код LDPC, имеющий длину кода N 64800 битов и скорость кодирования 3/5, определенную в DVB-T.2.

Другими словами, на фиг.51 иллюстрируется пример процесса взаимной замены текущего режима в случае, когда код LDPC представляет собой определенный код, имеющий длину N кода 64800 битов и скорость кодирования 3/5, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В случае, когда режим модуляции представляет собой 16 QAM, 4 (=m) битов кодовых битов отображают на любую одну из 16 точек сигнала, определенных в соответствии с 16 QAM, как один символ.

Кроме того, в случае, когда длина кода N составляет 64800 битов, и множитель b равен 2, запоминающее устройство 31 (фиг.18 и 19) демультиплексора 25 имеет 8 столбцов, в которых содержится 4×2 (=mb) битов в направлении строки, и содержит 64800/(4×2) битов в направлении столбца.

В демультиплексоре 25, когда кодовые биты кода LDPC записывают в направлении столбца запоминающего устройства 31, и запись кодовых битов (одно кодовое слово) 64800 битов закончена, кодовые биты, записанные в запоминающее устройство 31, считывают в единицах 4×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0-b7 составляющих 4×2 (=mb) битов, таким образом, что кодовые биты b0, b1, b2, b3, b4, b5, b6 и b7 из 4×2 (=mb) битов, считываемых из запоминающего устройства 31, например, как показано в позиции А на фиг.51, выделяют для символьных битов y0, y1, y2, y3, y4, y5, y6 и y7 из 4×2 (=mb) битов последовательных 2 (=b) символов.

Другими словами, модуль 32 взаимной замены выполняет процесс взаимной замены, в котором:

кодовый бит b0 выделяют для символьного бита y7;

кодовый бит b1 для символьного бита y1;

кодовый бит b2 для символьного бита y4;

кодовый бит b3 для символьного бита y3;

кодовый бит b4 для символьного бита y5;

кодовый бит b5 для символьного бита y3;

кодовый бит b6 для символьного бита y6; и

кодовый бит b7 для символьного бита у0.

В позиции В на фиг.51 иллюстрируется пример процесса взаимной замены текущего режима в случае, когда код LDPC представляет собой определенный код, имеющий длину N кода 64800 битов и скорость кодирования 3/5, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В случае, когда режим модуляции представляет собой 64 QAM, 6 (=m) битов кодовых битов преобразуют в любую одну из 64 сигнальных точек, определенных в соответствии с 64 QAM, как один символ.

Кроме того, в случае, когда длина N кода составляет 64800 битов, и множитель b равен 2, запоминающее устройство 31 (фиг.18 и 19) демультиплексора 25 имеет 12 столбцов, содержащих 6×2 (=mb) битов в направлении строки, и содержит 64800/(6×2) битов в направлении столбца.

В демультиплексоре 25, когда кодовые биты для кода LDPC записывают в направлении столбца запоминающего устройства 31, и запись кодовых битов (одно кодовое слово) 64800 битов заканчивается, кодовые биты, записанные в запоминающее устройство 31, считывают в единицах 6×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0-b11 для 6×2 (=mb) битов таким образом, что кодовые биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 с размером 6×2 (=mb) битов, считываемых из запоминающего устройства 31, например, как показано в позиции В на фиг.51, выделяют для символьных битов y0, y1, y2, y3, y4, y5, y6, y7, y8, y9, y10 и y11 с размером 6×2 (=mb) битов последовательных 2 (=b) символов.

Другими словами, модуль 32 взаимной замены выполняет процесс взаимной замены, в котором:

кодовый бит b0 выделен для символьного бита y11;

кодовый бит b1 для символьного бита y7;

кодовый бит b2 для символьного бита y3;

кодовый бит b3 для символьного бита y10;

кодовый бит b4 для символьного бита y6;

кодовый бит b5 для символьного бита y3;

кодовый бит b6 для символьного бита y8;

кодовый бит b7 для символьного бита y5;

кодовый бит b8 для символьного бита y1;

кодовый бит b9 для символьного бита y8;

кодовый бит b10 для символьного бита y4; и

кодовый бит b11 для символьного бита y0.

В позиции С на фиг.51 иллюстрируется пример процесса взаимной замены текущего режима в случае, когда код LDPC представляет собой определенный код, имеющий длину N кода 64800 битов и скорость кодирования 3/5, режим модуляции представляет собой 256 QAM, и множитель b равен 2.

В случае, когда режим модуляции представляет собой 256 QAM, 8 (=m) битов кодовых битов отображают на любую одну из 256 сигнальных точек, определенных в 256 QAM, как один символ.

Кроме того, в случае, когда длина кода N составляет 64800 битов, и множитель b равен, 2, запоминающее устройство 31 (фиг.18 и 19) демультиплексора 25 имеет 16 столбцов, содержащих 8×2 (=mb) битов в направлении строки, и содержит 64800/(8×2) битов в направлении столбца.

В демультиплексоре 25, когда кодовые биты кода LDPC записаны в направлении столбца запоминающего устройства 31, и закончена запись кодовых битов (одно кодовое слово) 64800 битов, кодовые биты, записанные в запоминающее устройство 31, считывают в единицах 8×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0 к b15 для 8×2 (=mb) битов так, что кодовые биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10, b11, b12, b13, b14, и b15 для 8×2 (=mb) битов, считанных из запоминающее устройства 31, например, как показано в позиции С на фиг.51, выделяют для символьных битов y0, y1, y2, y3, y4, y5, y6, y7, y8, y9, y10, y11, y12, y13, y14, и y15 8×2 (=mb) битов последовательных 2 (=b) символов.

Другими словами, модуль 32 взаимной замены выполняет процесс взаимной замены в котором:

кодовый бит b0 выделен для символьного бита y15,

кодовый бит b1 для символьного бита y1;

кодовый бит b2 для символьного бита y13;

кодовый бит b3 для символьного бита y3;

кодовый бит b4 для символьного бита y8;

кодовый бит b5 для символьного бита y11;

кодовый бит b6 для символьного бита y8;

кодовый бит b7 для символьного бита y5;

кодовый бит b8 для символьного бита y10;

кодовый бит b9 для символьного бита y6;

кодовый бит b10 для символьного бита y4;

кодовый бит b11 для символьного бита y7;

кодовый бит b12 для символьного бита y12;

кодовый бит b13 для символьного бита y3;

кодовый бит b14 для символьного бита y14; и

кодовый бит b15 для символьного бита y0.

На фиг.52 показан пример процесса взаимной замены для текущего режима в случае, когда код LDPC представляет собой определенный код, имеющий длину N кода 16200 битов и скорость кодирования 3/5.

Другими словами, в позиции А на фиг.52 иллюстрируется пример процесса взаимной замены текущего режима в случае, когда код LDPC представляет собой код LDPC, имеющий длину N кода 16200 битов и скорость кодирования 3/5, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В случае, когда режим модуляции представляет собой 16 QAM, 4 (=m) битов кодовых битов отображают на любую одну из 16 точек сигнала, определенных в соответствии с 16 QAM, как один символ.

Кроме того, в случае, когда длина кода N составляет 16200 битов, и множитель b равен 2, запоминающее устройство 31 (фиг.18 и 19) демультиплексора 25 имеет 8 столбцов, содержащих 4×2 (=mb) битов в направлении строки, и содержит 16200/(4×2) бита в направлении столбца.

В демультиплексоре 25, когда кодовые биты кода LDPC записаны в направлении столбца запоминающего устройства 31, и запись кодовых битов (одно кодовое слово) для 16200 битов заканчивается, кодовые биты, записанные в запоминающее устройство 31, считывают в единицах по 4×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0 на by для 4×2 (=mb) битов так, что кодовые биты b0, b1, b2, b3, b4, b5, b6 и b7 для 4×2 (=mb) битов, считанных из запоминающее устройства 31, например, как показано на фиг.52, выделяют для символьных битов y0, y1, y2, y3, y4, y5, y6 и y8 4×2 (=mb) битов последовательных 2 (=b) символов.

Другими словами, модуль 32 взаимной замены, аналогично случаю А на фиг.51, описанному выше, выполняет процесс взаимной замены, в котором кодовые биты от b0 до b7 выделяют для символьных битов y0-y7.

В фиг.52 показан пример процесса взаимной замены текущего режима в случае, когда код LDPC представляет собой определенный код, имеющий длину N кода 16200 битов и скорость кодирования 3/5, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В случае, когда режим модуляции представляет собой 64 QAM, 6 (=m), биты кодовых битов отображают на любую из 64 точек сигнала, определенных в соответствии с 64 QAM, как один символ.

Кроме того, в случае, когда длина N кода составляет 16200 битов, и множитель b равен 2, запоминающее устройство 31 (фиг.18 и 19) демультиплексора 25 имеет 12 столбцов, содержащих 6×2 (=mb) битов в направлении строки, и содержит 16200/(6×2) битов в направлении столбца.

В демультиплексоре 25, когда кодовые биты кода LDPC записаны в направлении столбца запоминающего устройства 31, и запись кодовых битов (одно кодовое слово) для 16200 битов заканчивается, кодовые биты, записанные в запоминающее устройство 31, считывают в единицах по 6×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0-b11 для 6×2 (=mb) битов так, что кодовые биты b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 для 6×2 (=mb) битов, считанных из запоминающее устройства 31, например, как показано в позиции В на фиг.52, выделяют для символьных битов y0, y1, y2, y3, y4, y5, y6, y7, y8, y9, y10 и y11 для 6×2 (=mb) битов последовательных 2 (=b) символов.

Другими словами, модуль 32 взаимной замены, аналогично случаю В на фиг.51, описанному выше, выполняет процесс взаимной замены, в котором кодовые биты b0-b11 выделяют для символьных битов y0-y11.

С фиг.52 показан пример процесса взаимной замены для текущего режима в случае, когда код LDPC представляет собой определенный код, имеющий длину N кода 16200 битов и скорость кодирования 3/5, режим модуляции представляет собой 256 QAM, и множитель b равен 1.

В случае, когда режим модуляции представляет собой 256 QAM, 8 (=m), биты кодовых битов отображают на любую из 256 точек сигнала, определенных в 256 QAM, как один символ.

Кроме того, в случае, когда длина N кода составляет 16200 битов, и множитель b равен, 1, запоминающее устройство 31 (фиг.18 и 19) демультиплексора 25 имеет 8 столбцов, содержащих 8×1 (=mb) битов в направлении строки, и содержит 16200/(8×1) битов в направлении столбца.

В демультиплексоре 25, когда кодовые биты кода LDPC записаны в направлении столбца запоминающего устройства 31, и закончена запись кодовых битов (одно кодовое слово) для 16200 битов, кодовые биты, записанные в запоминающее устройство 31, считывают в единицах по 8×1 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0-b7 для 8×1 (=mb) битов так, что кодовые биты b0, b1, b2, b3, b4, b5, b6 и b7 для 8×1 (=mb) битов, считанных из запоминающее устройства 31, например, как показано в позиции С фиг.52, выделяют для символьных битов y0, y1, y2, y3, y4, y5, y6 и y8 для 8×1 (=mb) битов для 1 (=b) символа.

Другими словами, модуль 32 взаимной замены выполняет процесс взаимной замены в котором:

кодовый бит b0 выделен для символьного бита y7;

кодовый бит b1 для символьного бита y3;

кодовый бит b2 для символьного бита y1;

кодовый бит b3 для символьного бита y5;

кодовый бит b4 для символьного бита y2;

кодовый бит b5 для символьного бита y6;

кодовый бит b6 для символьного бита y4; и

кодовый бит b7 для символьного бита y0;

Далее будет описан процесс взаимной замены (ниже также называется процессом взаимной замены в соответствии с новым режимом взаимной замены), в соответствии с правилом выделения.

Кроме того, при цифровой широковещательной передаче, специально используемой для мобильных оконечных устройств, используется режим модуляции, в котором количество точек сигналов мало, такой как QPSK, 16 QAM или 64 QAM, и здесь будет описан новый режим взаимной замены для случая 16 QAM и случая 64 QAM.

В случае, когда режим модуляции представляет собой QPSK, отсутствует превосходство или неполноценность силы в отношении ошибок, описанные со ссылкой на фиг.14-17 между символьными битами y0 и y1 двух битов, представляющих четыре символа (точек сигнала) QPSK, и, соответственно, процесс взаимной замены не требуется выполнять (даже когда процесс взаимной замены выполняют, устойчивость к ошибкам не изменяется).

На фиг.53-55 показаны схемы, иллюстрирующие новый режим взаимной замены.

В новом режиме взаимной замены модуль 32 взаимной замены демультиплексора 25 выполняет взаимную замену кодовых битов для mb битов, в соответствии с правилом выделения, определенным заранее.

Правило выделения представляет собой правило, используемое для выделения кодовых битов в коде LDPC в символьные биты. В правиле выделения определены групповой набор, который представляет собой комбинацию группы кодовых битов для кодовых битов, и группа символьных битов для символьных битов, которая выделяет кодовые биты группы кодовых битов, группа кодовых битов группового набора, кодовые биты каждого символа группы битов и количество битов (ниже также называется количеством битов в группе) символьных битов.

Здесь между кодовыми битами, как описано выше, существует разница вероятности ошибки, и существует разница в вероятности ошибки также между символьными битами. Группа кодовых битов представляет собой группу, в которой кодовые биты разделены на основе вероятности ошибки, и группа символьных битов представляет собой группу, в которой символьные биты разделены на основе вероятности ошибки.

На фиг.53 показана схема, которая иллюстрирует группы кодовых битов и группы символьных битов в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/4, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В этом случае, кодовые биты 6×2 (=mb), считываемых битов из запоминающего устройства 31, могут быть разделены на три группы Gb1, Gb2 и Gb3 кодовых битов, как представлено в позиции А на фиг.53, на основе различий вероятности ошибки.

Здесь группа Gb#i кодового бита представляет собой группу, в которой вероятность ошибки кодовых битов, принадлежащих группе Gb#i кодового бита, является хорошей (низкой), по мере того, как суффикс #i становится меньше.

Ниже (#i+1)-ый бит из старшего значащего бита в кодовых битах mb битов, считываемых в направлении строки из запоминающего устройства 31, представлен, как бит b#i, и (#i+1)-ый бит от старшего значащего бита символьных битов среди mb битов последовательных b символов представлен, как бит y#i.

В позиции А на фиг.53, кодовый бит b0 принадлежит группе Gb1 кодовых битов, кодовые биты b1 и b2 принадлежат группе Gb2 кодовых битов, и кодовые биты b3, b4, b5, b6, b7, b8, b9, b10 и b11 принадлежат группе Gb3 кодовых битов.

В случае, когда режим модуляции представляет собой 64 QAM, и множитель b равен 2, символьные биты 6×2 (=mb) битов могут быть разделены на три группы Gy1, Gy2 и Gy3 символьных битов, как представлено в позиции В на фиг.53, на основе различий вероятности ошибки.

Здесь группа Gy#i символьных бита, аналогично группам кодовых битов представляет собой группу, в которой вероятность ошибки символьных битов, принадлежащих группе Gy#i символьных битов, является хорошей, по мере того, как суффикс #i становится меньше.

В позиции В на фиг.53, символьные биты y0, y1, y6 и y8 принадлежат группе Gy1 символьных битов, символьные биты y2, y3, y8 и y8 принадлежат группе Gy2 символьных битов, и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3 символьных битов.

На фиг.54 иллюстрируется правило выделения в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/4, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В правиле выделения, представленном на фиг.54, комбинация группы Gb1 кодовых битов и группа Gy3 символьных битов определена, как один групповой набор. Кроме того, номер бита группы для группового набора определяют, как один бит.

Ниже групповой набор и номер группового бита совместно называются информацией группового набора. Кроме того, например, групповой набор группы Gb1 кодового бита и группы Gy3 символьного бита, и один бит, который представляет собой номер группового бита группового набора, записаны, как информация группового набора (Gb1, Gy3, 1).

В правиле выделения, представленном на фиг.54, в дополнение к информации группового набора (Gb1, Gy3, 1), определена информация группового набора (Gb2, Gy3, 2), (Gb3, Gy3, 1), (Gb3, Gy2, 4) и (Gb3, Gy1, 4).

Например, информация группового набора (Gb1, Gy3, 1) представляет, что один бит из кодовых битов, принадлежащих группе Gb1 кодовых битов, выделен одному биту символьных битов, принадлежащему группе Gy3 символьных битов.

В соответствии с этим, в правиле выделения, показанном на фиг.54, в соответствии с информацией группового набора (Gb1, Gy3, 1) определено выделение одного бита кодовых битов для группы Gb1 кодовых битов, в котором вероятность ошибки является наилучшей для одного бита символьных битов группы Gy3 символьных битов, для которых вероятность ошибки является третьей лучшей, в соответствии с информацией группового набора (Gb2, Gy3, 2) определено выделение двух битов кодовых битов группы Gb2 кода, в которой вероятность ошибки определяют на основе двух битов среди символьных битов группы Gy3 символьных битов, в которой вероятность ошибки является третьей лучшей, в соответствии с информацией группового набора (Gb3, Gy3, 1) определено выделение одного нового бита из кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей для одного бита символьных битов в группе Gy3 символьных битов, в которой вероятность ошибки является третьей лучшей, в соответствии с информацией набора группы (Gb3, Gy2, 4) определено выделение четырех битов кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей для четырех битов символьных битов группы Gy2 символьных битов, в которой вероятность ошибок является второй лучшей, в соответствии с информацией набора группы (Gb3, Gy1, 4) определено выделение четырех битов кодовых битов группы Gb3 кодовых битов, в которой вероятность появления ошибки является третьей лучшей для четырех битов символьных битов группы Gy1 символьных битов, в которой вероятность появления ошибки является лучшей.

Как описано выше, группы кодовых битов представляет собой группу, в которой кодовые биты делят на основе вероятности ошибки, и группы символьных битов представляют собой группы, в которых символьные биты делят на основе вероятности ошибки. В соответствии с этим, правило выделения можно рассматривать, как определяющее комбинацию вероятности ошибки кодового бита, и вероятность ошибки символьного бита, для которого выделен кодовый бит.

Таким образом, правило выделения, определяющее комбинацию вероятности ошибки кодового бита и вероятности ошибки символьного бита, в котором выделяют кодовый бит, например, определяют посредством моделирования измерения BER и т.п. таким образом, что улучшается устойчивость к ошибке (устойчивость к шуму).

Кроме того, даже когда место назначение выделения кодового бита группы кодовых битов изменяется в пределах битов, принадлежащих той же самой группе символьных битов, на устойчивость к ошибке (в основном) оказывается малое влияние.

В соответствии с этим, в порядке по улучшению устойчивости к ошибкам, информация группового набора, минимизирующая BER (частоту ошибок битов), другими словами, комбинация (групповой набор) групп кодовых битов для кодовых битов и групп символьных битов для символьных битов, для которых выделяют кодовые биты из группы кодовых битов, группы кодовых битов группового набора, кодовые биты каждой группы символьных битов и количество битов (количество групповых битов) символьных битов определяют, как правило выделения, и кодовые биты могут быть взаимно заменены, в соответствии с правилом выделения, таким образом, что кодовые биты выделяют для символьных битов.

Однако, конкретный способ выделения при выделении конкретного кодового бита на символьный бит, в соответствии с правилом выделения, должен быть определен заранее между устройством 11 передачи и устройством 12 приема (фиг.7).

На фиг.55 иллюстрируется пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.54.

Другими словами, в позиции А на фиг.55 иллюстрируется первый пример взаимной замены кодовых битов в соответствии с правилом выделения, показанным на фиг.54 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/4, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину кода N 4320 битов и скорость кодирования 1/4, режим модуляции представляет собой 64 QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в запоминающее устройство 31 (4320/(6×2))×(6×2) битов в направлении столбца × направление строки, считывают в единицах 6×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0-b11 для 6×2 (=mb) битов в соответствии с правилом выделения, показанным на фиг.54 таким образом, что кодовые биты от b0 до b11 для 6×2 (=mb) битов, считываемых из запоминающего устройства 31, выделяют, например, как показано в позиции А на фиг.55, для символьных битов y0-y11 для 6×2 (=mb) битов для двух (=b) символов.

Другими словами, модуль 32 взаимной замены выполняет процесс взаимной замены в котором:

кодовый бит b0 выделен для символьного бита y11;

кодовый бит b1 для символьного бита y10;

кодовый бит b2 для символьного бита y4;

кодовый бит b3 для символьного бита y5;

кодовый бит b4 для символьного бита y2;

кодовый бит b5 для символьного бита y3;

кодовый бит b6 для символьного бита y8;

кодовый бит b7 для символьного бита y8;

кодовый бит b8 для символьного бита y6;

кодовый бит b9 для символьного бита y8;

кодовый бит b10 для символьного бита y1; и

кодовый бит b11 для символьного бита y0.

В фиг.55 иллюстрируется второй пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.54 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/4, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

Как показано в позиции В на фиг.55, модуль 32 взаимной замены выполняет процесс взаимной замены для кодовых битов b0-b11 6×2 (=mb), считываемых битов из запоминающего устройства 31, в соответствии с правилом выделения, представленным на фиг.54, в котором:

кодовый бит b0 выделен для символьного бита y11;

кодовый бит b1 для символьного бита y10;

кодовый бит b2 для символьного бита y4;

кодовый бит b3 для символьного бита y5;

кодовый бит b4 для символьного бита y8;

кодовый бит b5 для символьного бита y8;

кодовый бит b6 для символьного бита y3;

кодовый бит b7 для символьного бита y2;

кодовый бит b8 для символьного бита y0;

кодовый бит b9 для символьного бита y1;

кодовый бит b10 для символьного бита y6; и

кодовый бит b11 для символьного бита y7.

Здесь все способы выделения кодового бита b#i для символьного бита y#i, представленные в позиции А на фиг.55, и в позиции В на фиг.55, соответствуют правилу выделения (следуют правилу выделения), показанному на фиг.54.

На фиг.56 показана схема, которая иллюстрирует группы кодовых битов и группы символьных битов в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/3, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В этом случае кодовые биты 6×2 (=mb) битов, считываемых из запоминающего устройства 31, могут быть разделены на три группы Gb1, Gb2 и Gb3 кодовых битов, как показано в позиции А на фиг.56, на основе различия вероятности ошибки.

В позиции А на фиг.56, кодовый бит b0 принадлежит группе Gb1 кодовых битов, кодовые биты b1-b3 принадлежат группе Gb2 кодовых битов, и кодовые биты b4-b11 принадлежат группе Gb3 кодовых битов.

В случае, когда режим модуляции представляет собой 64 QAM, и множитель b равен 2, символьные биты 6×2 (=mb) битов могут быть разделены на три группы Gy1, Gy2 и Gy3 символьных битов, как показано в позиции В на фиг.56, на основе различия вероятности ошибки.

В позиции В на фиг.56, аналогично позиции В на фиг.53, символьные биты y0, y1, y6 и y8 принадлежат группе символьного бита Gy1, символьные биты y2, y3, y8 и y8 принадлежат группе Gy2 символьных битов, и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3 символьных битов.

На фиг.57 иллюстрируется правило выделения в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/3, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В правиле выделения, показанном на фиг.57, определена информация группового набора (Gb1, Gy1, 1), (Gb2, Gy3, 2), (Gb2, Gy1, 1), (Gb3, Gy3, 2), (Gb3, Gy2, 4) и (Gb3, Gy1, 2).

Другими словами, в правиле выделения, представленном на фиг.57, в соответствии с информацией группового набора (Gb1, Gy1, 1) определено выделение одного бита для кодовых битов группы Gb1 кодовых битов, в которой вероятность ошибки является наилучшей для одного бита символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией (Gb2, Gy3, 2) группового набора определено выделение двух битов кодовых битов для группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей для двух символьных битов среди символьных битов группы Gy3 символьных битов, в которой вероятность ошибки является третьей лучшей, в соответствии с информацией (Gb2, Gy1, 1) группового набора определено выделение одного бита среди кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей для одного бита из символьных битов группы Gy1 символьных битов, для которой вероятность ошибки является наилучшей, в соответствии с информацией (Gb3, Gy3, 2) группового набора определено выделение двух битов кодовых битов группы Gb3 кодовых битов, в которой вероятность появления ошибки является третьей лучшей для двух битов символьных битов группы Gy3 символьных битов, в которой вероятность ошибки является третьей лучшей, в соответствии с информацией набора группы (Gb3, Gy2, 4) определено выделение четырех битов кодовых битов группы Gb3 кодовых битов, в которой вероятность появления ошибки является третьей лучшей для четырех битов символьных битов группы Gy2 символьных битов, в которой вероятность появления ошибки является второй лучшей, и в соответствии с информацией набора группы (Gb3, Gy1, 2) определено выделение двух битов кодовых битов группы Gb3 кодовых битов, в которой вероятность появления ошибки является третьей лучшей для двух битов символьных битов группы Gy1 символьных битов, в которой вероятность появления ошибки является наилучшей.

На фиг.58 иллюстрируется пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.57.

Другими словами, в позиции А на фиг.58 иллюстрируется первый пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.57, в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/3, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину кода N 4320 битов и скорость кодирования 1/3, режим модуляции представляет собой 64 QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в запоминающее устройство 31 в размере (4320/(6×2))×(6×2) битов в направлении столбца × на направление строки, считывают в единицах по 6×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0-b11 по 6×2 (=mb) битов в соответствии с правилом выделения, представленным на фиг.57 таким образом, что кодовые биты b0-b11 6×2 (=mb) битов, считываемых из запоминающего устройства 31, выделяют, например, как показано в позиции А на фиг.58, в символьные биты y0-y11 по 6×2 (=mb) битов по два (=b) символа.

Другими словами, модуль 32 взаимной замены выполняет процесс взаимной замены, в котором:

кодовый бит b0 выделен для символьного бита y0;

кодовый бит b1 для символьного бита y11;

кодовый бит b2 для символьного бита y1;

кодовый бит b3 для символьного бита y10;

кодовый бит b4 для символьного бита y4;

кодовый бит b5 для символьного бита y8;

кодовый бит b6 для символьного бита y2;

кодовый бит b7 для символьного бита y9;

кодовый бит b8 для символьного бита y3;

кодовый бит b9 для символьного бита y8;

кодовый бит b10 для символьного бита y5; и

кодовый бит b11 для символьного бита y6.

В позиции В на фиг.58 показан второй пример взаимной замены кодовых битов в соответствии с правилом выделения поясняло на фиг.57 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/3, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

Как показано в позиции В на фиг.58, модуль 32 взаимной замены выполняет процесс взаимной замены для кодовых битов b0-b11 6×2 (=mb) битов, считываемых из запоминающего устройства 31, в соответствии с правилом выделения, представленным на фиг.57, на которой:

кодовый бит b0 выделен для символьного бита y0;

кодовый бит b1 для символьного бита y10;

кодовый бит b2 для символьного бита y1;

кодовый бит b3 для символьного бита y11;

кодовый бит b4 для символьного бита y5;

кодовый бит b5 для символьного бита y3;

кодовый бит b6 для символьного бита y8;

кодовый бит b7 для символьного бита y2;

кодовый бит b8 для символьного бита y8;

кодовый бит b9 для символьного бита y6;

кодовый бит b10 для символьного бита y4; и

кодовый бит b11 для символьного бита y8.

На фиг.59 показана схема, которая иллюстрирует группы кодовых битов и группы символьных битов в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 5/12, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В этом случае, кодовые биты 6×2 (=mb) битов, считанные из запоминающего устройства 31, могут быть разделены на три группы Gb1, Gb2 и Gb3 кодовых битов, как показано в позиции А на фиг.59, на основе различий вероятности ошибки.

В позиции А на фиг.59 кодовый бит b0 принадлежит группе Gb1 кодовых битов, кодовые биты b1-b4 принадлежат группе Gb2 кодовых битов, и кодовые биты b5-b11 принадлежат группе Gb3 кодовых битов.

В случае, когда режим модуляции представляет собой 64 QAM, и множитель b равен 2, символьные биты 6×2 (=mb) битов могут быть разделены на три группы Gy1, Gy2 и Gy3 символьных битов, как представлено в позиции В на фиг.59, на основе различий вероятности ошибки.

В позиции В на фиг.59, аналогично позиции В на фиг.53, символьные биты y0, y1, y6 и y8 принадлежат группе Gy1 символьных битов, символьные биты y2, y3, y8 и y8 принадлежат в группе Gy2 символьных битов, и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3 символьных битов.

На фиг.60 иллюстрируется правило выделения в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 5/12, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В правиле выделения, показанном на фиг.60, определена информация группового набора (Gb1, Gy1, 1), (Gb2, Gy3, 3), (Gb2, Gy1, 1), (Gb3, Gy2, 4), (Gb3, Gy1, 2) и (Gb3, Gy3, 1).

Другими словами, в правиле выделения, показанном на фиг.60, в соответствии с информацией группового набора (Gb1, Gy1, 1) определено выделение одного бита кодовых битов группы Gb1 кодовых битов, в которой вероятность ошибки является наилучшей для одного бита из символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией (Gb2, Gy3, 3) группового набора, определено выделение трех битов кодовых битов группы Gb2 кодовых битов, вероятность ошибки которой является второй лучшей для трех битов символьных битов группы Gy3 символьных битов, вероятность ошибки которой является третьей лучшей, в соответствии с информацией (Gb2, Gy1, 1) группового набора, определено выделение одного бита среди кодовых битов группы Gb2 кодовых битов, для которых вероятность ошибки является второй лучшей, для одного бита среди символьных битов группы Gy1 символьных битов, вероятность ошибки которых является наилучшей, в соответствии с информацией (Gb3, Gy2, 4) группового набора, определено выделение четырех битов для кодовых битов группы Gb3 кодовых битов, вероятность ошибки которых является третьей лучшей, для четырех битов символьных битов группы Gy2 символьных битов, вероятность ошибки которых является второй лучшей, в соответствии с информацией (Gb3, Gy1, 2) группового набора, определено выделение двух битов кодовых битов группы Gb3 кодовых битов, для которых вероятность ошибки является третьей лучшей, для двух битов символьных битов группы Gy1 символьных битов, вероятность ошибки которых является наилучшей, и в соответствии с информацией (Gb3, Gy3, 1) группового набора, определено выделение одного бита кодовых битов группы Gb3 кодовых битов, для которых вероятность ошибки является третьей лучшей, для одного бита символьных битов группы Gy3 символьных битов, вероятность ошибки которых является третьей лучшей.

На фиг.61 иллюстрируется пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.60.

Другими словами, в позиции А на фиг.61 иллюстрируется первый пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.60, в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 5/12, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 5/12, режим модуляции представляет собой 64 QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в запоминающее устройство 31 (4320/(6×2))×(6×2) битов в направлении столбца × на направление строки, считывают в единицах 6×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0-b11 для 6×2 (=mb) битов в соответствии с правилом выделения, представленным на фиг.60 таким образом, что кодовые биты b0-b11 6×2 (=mb) битов, считываемых из запоминающего устройства 31, выделяют, например, так, как показано в позиции А на фиг.61, для символьных битов y0-y11 для 6×2 (=mb) битов для двух (=b) символов.

Другими словами, модуль 32 взаимной замены выполняет процесс взаимной замены, в котором:

кодовый бит b0 выделяют для символьного бита y0;

кодовый бит b1 для символьного бита y11;

кодовый бит b2 для символьного бита y1;

кодовый бит b3 для символьного бита y10;

кодовый бит b4 для символьного бита y4;

кодовый бит b5 для символьного бита y8;

кодовый бит b6 для символьного бита y2;

кодовый бит b7 для символьного бита y8;

кодовый бит b8 для символьного бита y3;

кодовый бит b9 для символьного бита y7;

кодовый бит b10 для символьного бита y5; и

кодовый бит b11 для символьного бита y6.

В фиг.61 иллюстрируется второй пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.60, в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 5/12, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

Как показано в позиции В на фиг.61, модуль 32 взаимной замены выполняет процесс взаимной замены для кодовых битов b0-b11 6×2 (=mb) битов, считываемых из запоминающего устройства 31, в соответствии с правилом выделения, представленным на фиг.60, в котором:

кодовый бит b0 выделяют для символьного бита y0;

кодовый бит b1 для символьного бита y4;

кодовый бит b2 для символьного бита y1;

кодовый бит b3 для символьного бита y11;

кодовый бит b4 для символьного бита y10;

кодовый бит b5 для символьного бита y3;

кодовый бит b6 для символьного бита y8;

кодовый бит b7 для символьного бита y2;

кодовый бит b8 для символьного бита y8;

кодовый бит b9 для символьного бита y6;

кодовый бит b10 для символьного бита y5; и

кодовый бит b11 для символьного бита y8.

На фиг.62 показана схема, которая иллюстрирует группы кодовых битов и группы символьных битов в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/2, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В этом случае, кодовые биты 6×2 (=mb) битов, считанные из запоминающего устройства 31 могут быть разделены на три группы кодовых битов Gb1, Gb2 и Gb3, как представлено на фиг.62, на основании различия вероятности ошибки.

На фиг.62, кодовый бит b0 принадлежит группе Gb1 кодовых битов, кодовые биты b1-b5 принадлежат группе Gb2 кодовых битов, и кодовые биты b6-b11 принадлежат группе Gb3 кодовых битов.

В случае, когда режим модуляции представляет собой 64 QAM, и множитель b равен 2, символьные биты 6×2 (=mb) битов могут быть разделены на три группы Gy1, Gy2 и Gy3 символьных битов, как показано в позиции В на фиг.62, на основании различия вероятности ошибки.

В позиции В на фиг.62, так же, как в позиции В на фиг.53, символьные биты y0, y1, y6 и y8 принадлежат группе Gy1 символьных битов, символьные биты y2, y3, y8 и y8 принадлежат группе Gy2 символьных битов, и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3 символьных битов.

На фиг.63 показано правило выделения в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/2, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В правиле выделения, представленном на фиг.63, определена информация группового набора (Gb1, Gy1, 1), (Gb2, Gy3, 3), (Gb2, Gy1, 1), (Gb2, Gy2, 1), (Gb3, Gy2, 3), (Gb3, Gy1, 2) и (Gb3, Gy3, 1).

Другими словами, в правиле выделения, представленном на фиг.63, в соответствии с информацией группового набора (Gb1, Gy1, 1) определено выделение одного бита кодовых битов группы кодовых битов Gb1, в которой вероятность ошибки является наилучшей, в один бит символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией набора группы (Gb2, Gy3, 3) определено выделение трех битов кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в три бита символьных битов группы Gy3 символьных битов, в которой вероятность ошибки является третьей лучшей, в соответствии с информацией набора группы (Gb2, Gy1, 1) определено выделение одного бита кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в один бит символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией набора группы (Gb2, Gy2, 1) определено выделение одного бита кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в один бит символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb3, Gy2, 3) определено выделение трех битов кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей, в три бита символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb3, Gy1, 2) определено выделение двух битов кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей для двух битов символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, и в соответствии с информацией набора группы (Gb3, Gy3, 1) определено выделение одного бита кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей, в один бит символьных битов группы Gy3 символьных битов, в которой вероятность ошибки является третьей лучшей.

На фиг.64 показан пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.63.

Другими словами, на фиг.64 показан первый пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.63, в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/2, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/2, режим модуляции представляет собой 64 QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в запоминающее устройство 31 из (4320/(6×2))×(6×2), битов в направлении столбца × направление строки, считывают в единицах по 6×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0-b11 для 6×2 (=mb) битов в соответствии с правилом выделения, представленным на фиг.63 так, что кодовые биты b0-b11 6×2(=mb) битов, считываемых из запоминающего устройства 31, например, как поясняется на фиг.64, выделяют для символьных битов y0-y11 для 6×2 (=mb) битов для двух (=b) символов.

Другими словами, модуль 32 взаимной замены выполняет процесс взаимной замены в котором:

кодовый бит b0 выделяют для символьного бита y0;

кодовый бит b1 для символьного бита y11;

кодовый бит b2 для символьного бита y1;

кодовый бит b3 для символьного бита y10;

кодовый бит b4 для символьного бита y4;

кодовый бит b5 для символьного бита y8;

кодовый бит b6 для символьного бита y2;

кодовый бит b7 для символьного бита y8;

кодовый бит b8 для символьного бита y3;

кодовый бит b9 для символьного бита y8;

кодовый бит b10 для символьного бита y5; и

кодовый бит b11 для символьного бита y6.

В позиции В на фиг.64 иллюстрируется второй пример взаимной замены кодовых битов в соответствии с правилом выделения, показанным на фиг.63, в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/2, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

Как показано в позиции В на фиг.64, модуль 32 взаимной замены выполняет процесс взаимной замены для кодовых битов b0-b11 6×2 (=mb) битов, считываемых из запоминающего устройства 31, в соответствии с правилом выделения, представленным на фиг.63, в котором:

кодовый бит b0 выделяют для символьного бита y0;

кодовый бит b1 для символьного бита y4;

кодовый бит b2 для символьного бита y1;

кодовый бит b3 для символьного бита y11;

кодовый бит b4 для символьного бита y10;

кодовый бит b5 для символьного бита y8;

кодовый бит b6 для символьного бита y8;

кодовый бит b7 для символьного бита y2;

кодовый бит b8 для символьного бита y3;

кодовый бит b9 для символьного бита y8;

кодовый бит b10 для символьного бита y5; и

кодовый бит b11 для символьного бита y6.

На фиг.65 показана схема, которая иллюстрирует группы кодовых битов и группы символьных битов в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 7/12, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В этом случае, кодовые биты 6×2 (=mb) битов, считываемых из запоминающего устройства 31, могут быть разделены на три группы Gb1, Gb2 и Gb3 кодовых битов, как показано на фиг.65, на основе различия вероятности ошибки.

На фиг.65, кодовый бит b0 принадлежит группе Gb1 кодовых битов, кодовые биты b1-b6 принадлежат группе Gb2 кодовых битов, и кодовые биты b7-b11 принадлежат группе Gb3 кодовых битов.

В случае, когда режим модуляции представляет собой 64 QAM, и множитель b равен 2, символьные биты 6×2 (=mb) битов могут быть разделены на три группы Gy1, Gy2 и Gy3 символьных битов, как показано в позиции В на фиг.65, на основании различия вероятности ошибки.

В позиции В на фиг.65, так же, как в позиции В на фиг.53, символьные биты y0, y1, y6 и y8 принадлежат группе Gy1 символьных битов, символьные биты y2, y3, y8 и y8 принадлежат группе Gy2 символьных битов, и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3 символьных битов.

На фиг.66 показано правило выделения в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 7/12, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В правиле выделения, представленном на фиг.66, определена информация группового набора (Gb1, Gy1, 1), (Gb2, Gy3, 3), (Gb2, Gy1, 1), (Gb2, Gy2, 2), (Gb3, Gy2, 2), (Gb3, Gy1, 2) и (Gb3, Gy3, 1).

Другими словами, в правиле выделения, представленном на фиг.66, в соответствии с информацией группового набора (Gb1, Gy1, 1) определено выделение одного бита кодовых битов группы Gb1 кодовых битов, в которой вероятность ошибки является наилучшей, в один бит символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией набора группы (Gb2, Gy3, 3) определено выделение трех битов кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в три бита символьных битов группы Gy3 символьных битов, в которой вероятность ошибки является третьей лучшей, в соответствии с информацией набора группы (Gb2, Gy1, 1) определено выделение одного бита кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в один бит символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией набора группы (Gb2, Gy2, 2) определено выделение двух битов кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей для двух битов символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb3, Gy2, 2) определено выделение двух битов кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей для двух битов символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb3, Gy1, 2) определено выделение двух битов кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей для двух битов символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, и в соответствии с информацией набора группы (Gb3, Gy3, 1) определено выделение одного бита кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей, в один бит символьных битов группы Gy3 символьных битов, в которой вероятность ошибки является третьей лучшей.

На фиг.67 показан пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.66.

Другими словами, на фиг.67 показан первый пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.66, в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 7/12, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 7/12, режим модуляции представляет собой 64 QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в запоминающее устройство 31 из (4320/(6×2))×(6×2), битов в направлении столбца х направление строки, считывают в единицах по 6×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0-b11 для 6×2 (=mb) битов в соответствии с правилом выделения, представленным на фиг.66 так, что кодовые биты b0-b11 6×2(=mb) битов, считываемых из запоминающего устройства 31, например, как поясняется на фиг.67, выделяют для символьных битов y0-y11 для 6×2 (=mb) битов для двух (=b) символов.

Другими словами, модуль 32 взаимной замены выполняет процесс взаимной замены в котором:

кодовый бит b0 выделяют для символьного бита y0;

кодовый бит b1 для символьного бита y11;

кодовый бит b2 для символьного бита y1;

кодовый бит b3 для символьного бита y10;

кодовый бит b4 для символьного бита y4;

кодовый бит b5 для символьного бита y8;

кодовый бит b6 для символьного бита y2;

кодовый бит b7 для символьного бита y8;

кодовый бит b8 для символьного бита y3;

кодовый бит b9 для символьного бита y8;

кодовый бит b10 для символьного бита y5; и

кодовый бит b11 для символьного бита y6.

В фиг.67 иллюстрируется второй пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.66 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 7/12, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

Как показано в позиции В на фиг.67, модуль 32 взаимной замены выполняет процесс взаимной замены для кодовых битов b0-b11 6×2 (=mb) битов, считываемых из запоминающего устройства 31, в соответствии с правилом выделения, представленным на фиг.66, в котором:

кодовый бит b0 выделяют для символьного бита y0;

кодовый бит b1 для символьного бита y4;

кодовый бит b2 для символьного бита y1;

кодовый бит b3 для символьного бита y11;

кодовый бит b4 для символьного бита y10;

кодовый бит b5 для символьного бита y2;

кодовый бит b6 для символьного бита y8;

кодовый бит b7 для символьного бита y3;

кодовый бит b8 для символьного бита y8;

кодовый бит b9 для символьного бита y7;

кодовый бит b10 для символьного бита y5; и

кодовый бит b11 для символьного бита y6.

На фиг.68 показана схема, которая иллюстрирует группы кодовых битов и группы символьных битов в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 2/3, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В этом случае, кодовые биты 6×2 (=mb) битов, считываемых из запоминающего устройства 31 могут быть разделены на три группы кодовых битов Gb1, Gb2 и Gb3, как представлено на фиг.68, на основании различия вероятности ошибки.

На фиг.68, кодовый бит b0 принадлежит группе Gb1 кодовых битов, кодовые биты b1-b7 принадлежат группе Gb2 кодовых битов, и кодовые биты b8-b11 принадлежат группе Gb3 кодовых битов.

В случае, когда режим модуляции представляет собой 64 QAM, и множитель b равен 2, символьные биты 6×2 (=mb) битов могут быть разделены на три группы Gy1, Gy2 и Gy3 символьных битов, как показано в позиции В на фиг.68, на основании различия вероятности ошибки.

В позиции В на фиг.68, так же, как в позиции В на фиг.53, символьные биты y0, y1, y6 и y8 принадлежат группе Gy1 символьных битов, символьные биты y2, y3, y8 и y8 принадлежат группе Gy2 символьных битов, и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3 символьных битов.

На фиг.69 показано правило выделения в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 2/3, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В правиле выделения, представленном на фиг.69, определена информация группового набора (Gb1, Gy2, 1), (Gb2, Gy2, 1), (Gb2, Gy3, 3), (Gb2, Gy1, 3), (Gb3, Gy3, 1), (Gb3, Gy2, 2) и (Gb3, Gy1, 1).

Другими словами, в правиле выделения, представленном на фиг.69, в соответствии с информацией группового набора (Gb1, Gy2, 1) определено выделение одного бита кодовых битов группы Gb1 кодовых битов, в которой вероятность ошибки является наилучшей, в один бит символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb2, Gy2, 1) определено выделение одного бита кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в один бит символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb2, Gy3, 3) определено выделение трех битов кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в три бита символьных битов группы Gy3 символьных битов, в которой вероятность ошибки является третьей лучшей, в соответствии с информацией набора группы (Gb2, Gy1, 3) определено выделение трех битов кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в три бита символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией набора группы (Gb3, Gy3, 1) определено выделение одного бита кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей, в один бит символьных битов группы Gy3 символьных битов, в которой вероятность ошибки является третьей лучшей, в соответствии с информацией набора группы (Gb3, Gy2, 2) определено выделение двух битов кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей для двух битов символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, и в соответствии с информацией набора группы (Gb3, Gy1, 1) определено выделение одного бита кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей, в один бит символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей.

На фиг.70 показан пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.69.

Другими словами, на фиг.70 показан первый пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.69 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 2/3, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 2/3, режим модуляции представляет собой 64 QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в запоминающее устройство 31 из (4320/(6×2))×(6×2), битов в направлении столбца х направление строки, считывают в единицах по 6×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0-b11 для 6×2 (=mb) битов в соответствии с правилом выделения, представленным на фиг.69 так, что кодовые биты b0-b11 6×2 (=mb) битов, считываемых из запоминающего устройства 31, например, как поясняется на фиг.70, выделяют для символьных битов y0-y11 для 6×2 (=mb) битов для двух (=b) символов.

Другими словами, модуль 32 взаимной замены выполняет процесс взаимной замены в котором:

кодовый бит b0 выделен y2 символьного бита;

кодовый бит b1 для символьного бита y8;

кодовый бит b2 для символьного бита y5;

кодовый бит b3 для символьного бита y11;

кодовый бит b4 для символьного бита y0;

кодовый бит b5 для символьного бита y6;

кодовый бит b6 для символьного бита y1;

кодовый бит b7 для символьного бита y10;

кодовый бит b8 для символьного бита y4;

кодовый бит b9 для символьного бита y8;

кодовый бит b10 для символьного бита y3; и

кодовый бит b11 для символьного бита y7.

В позиции В на фиг.70 иллюстрируется второй пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.69, в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 2/3, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

Как показано в позиции В на фиг.70, модуль 32 взаимной замены выполняет процесс взаимной замены для кодовых битов b0-b11 для 6×2 (=mb) битов, считываемых из запоминающего устройства 31, в соответствии с правилом выделения, представленным на фиг.69, в котором:

кодовый бит b0 выделяют для символьного бита y2;

кодовый бит b1 для символьного бита y8;

кодовый бит b2 для символьного бита y11;

кодовый бит b3 для символьного бита y5;

кодовый бит b4 для символьного бита y0;

кодовый бит b5 для символьного бита y6;

кодовый бит b6 для символьного бита y1;

кодовый бит b7 для символьного бита y10;

кодовый бит b8 для символьного бита y4;

кодовый бит b9 для символьного бита y3;

кодовый бит b10 для символьного бита y8; и

кодовый бит b11 для символьного бита y8.

На фиг.71 показана схема, которая иллюстрирует группы кодовых битов и группы символьных битов в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 3/4, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В этом случае, кодовые биты 6×2 (=mb) битов, считываемых из запоминающего устройства 31 могут быть разделены на три группы кодовых битов Gb1, Gb2 и Gb3, как представлено на фиг.71, на основании различия вероятности ошибки.

На фиг.71, кодовый бит b0 принадлежит группе Gb1 кодовых битов, кодовые биты b1-b8 принадлежат группе Gb2 кодовых битов, и кодовые биты b9-b11 принадлежат группе Gb3 кодовых битов.

В случае, когда режим модуляции представляет собой 64 QAM, и множитель b равен 2, символьные биты 6×2 (=mb) битов могут быть разделены на три группы Gy1, Gy2 и Gy3 символьных битов, как показано в позиции В на фиг.71, на основании различия вероятности ошибки.

В позиции В на фиг.71, так же, как в позиции В на фиг.53, символьные биты y0, y1, y6 и y8 принадлежат группе Gy1 символьных битов, символьные биты y2, y3, y8 и y8 принадлежат группе Gy2 символьных битов, и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3 символьных битов.

На фиг.72 показано правило выделения в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 3/4, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В правиле выделения, представленном на фиг.72, определена информация группового набора (Gb1, Gy2, 1), (Gb2, Gy2,1), (Gb2, Gy3, 4), (Gb2, Gy1, 3), (Gb3, Gy2, 2) и (Gb3, Gy1, 1).

Другими словами, в правиле выделения, представленном на фиг.72, в соответствии с информацией группового набора (Gb1, Gy2, 1) определено выделение одного бита кодовых битов группы Gb1 кодовых битов, в которой вероятность ошибки является наилучшей, в один бит символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb2, Gy2, 1) определено выделение одного бита кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в один бит символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb2, Gy3, 4) определено выделение четырех битов кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в четыре бита символьных битов группы Gy3 символьных битов, в которой вероятность ошибки является третьей лучшей, в соответствии с информацией набора группы (Gb2, Gy1, 3) определено выделение трех битов кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в три бита символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией набора группы (Gb3, Gy2, 2) определено выделение двух битов кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей для двух битов символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, и в соответствии с информацией набора группы (Gb3, Gy1, 1) определено выделение одного бита кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей, в один бит символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей.

На фиг.73 показан пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.72.

Другими словами, на фиг.73 показан первый пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.72 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 3/4, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 3/4, режим модуляции представляет собой 64 QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в запоминающее устройство 31 из (4320/(6×2))×(6×2), битов в направлении столбца х направление строки, считывают в единицах по 6×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0-b11 для 6×2 (=mb) битов в соответствии с правилом выделения, представленным на фиг.72 так, что кодовые биты b0-b11 6×2 (=mb) битов, считываемых из запоминающего устройства 31, например, как поясняется на фиг.73, выделяют для символьных битов y0-y11 для 6×2 (=mb) битов для двух (=b) символов.

Другими словами, модуль 32 взаимной замены выполняет процесс взаимной замены в котором:

кодовый бит b0 выделяют для символьного бита y2;

кодовый бит b1 для символьного бита y8;

кодовый бит b2 для символьного бита y5;

кодовый бит b3 для символьного бита y11;

кодовый бит b4 для символьного бита y0;

кодовый бит b5 для символьного бита y6;

кодовый бит b6 для символьного бита y1;

кодовый бит b7 для символьного бита y10;

кодовый бит b8 для символьного бита y4;

кодовый бит b9 для символьного бита y8;

кодовый бит b10 для символьного бита y3; и

кодовый бит b11 для символьного бита y8.

В позиции В на фиг.73 иллюстрируется второй пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.72 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 3/4, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

Как показано в позиции В на фиг.73, модуль 32 взаимной замены выполняет процесс взаимной замены для кодовых битов b0-b11 6×2 (=mb) битов, считываемых из запоминающего устройства 31, в соответствии с правилом выделения, представленным на фиг.72, в котором:

кодовый бит b0 выделяют для символьного бита y2;

кодовый бит b1 для символьного бита y8;

кодовый бит b2 для символьного бита y4;

кодовый бит b3 для символьного бита y10;

кодовый бит b4 для символьного бита y1;

кодовый бит b5 для символьного бита y0;

кодовый бит b6 для символьного бита y6;

кодовый бит b7 для символьного бита y11;

кодовый бит b8 для символьного бита y5;

кодовый бит b9 для символьного бита y3;

кодовый бит b10 для символьного бита y8; и

кодовый бит b11 для символьного бита y7.

На фиг.74 показана схема, которая иллюстрирует группы кодовых битов и группы символьных битов в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 5/6, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В этом случае, кодовые биты 6×2 (=mb) битов, считываемых из запоминающего устройства 31 могут быть разделены на три группы кодовых битов Gb1, Gb2 и Gb3, как представлено на фиг.74, на основании различия вероятности ошибки.

На фиг.74, кодовые биты b0 и b1 принадлежат группе Gb1 кодовых битов, кодовые биты b2-b9 принадлежат группе Gb2 кодовых битов, и кодовые биты b10 и b11 принадлежат группе Gb3 кодовых битов.

В случае, когда режим модуляции представляет собой 64 QAM, и множитель b равен 2, символьные биты 6×2 (=mb) битов могут быть разделены на три группы Gy1, Gy2 и Gy3 символьных битов, как показано в позиции В на фиг.74, на основании различия вероятности ошибки.

В позиции В на фиг.74, так же, как в позиции В на фиг.53, символьные биты y0, y1, y6 и y8 принадлежат группе Gy1 символьных битов, символьные биты y2, y3, y8 и y8 принадлежат группе Gy2 символьных битов, и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3 символьных битов.

На фиг.75 показано правило выделения в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 5/6, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В правиле выделения, представленном на фиг.75, определена информация группового набора (Gb1, Gy2, 2), (Gb2, Gy3, 4), (Gb2, Gy1, 3), (Gb2, Gy2, 1), (Gb3, Gy2, 1) и (Gb3. Gy1, 1).

Другими словами, в правиле выделения, представленном на фиг.75, в соответствии с информацией группового набора (Gb1, Gy2, 2) определено выделение двух битов кодовых битов группы Gb1 кодовых битов, в которой вероятность ошибки является наилучшей для двух битов символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb2, Gy3, 4) определено выделение четырех битов кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в четыре бита символьных битов группы Gy3 символьных битов, в которой вероятность ошибки является третьей лучшей, в соответствии с информацией набора группы (Gb2, Gy1, 3) определено выделение трех битов кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в три бита символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией набора группы (Gb2, Gy2, 1) определено выделение одного бита кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в один бит символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb3, Gy2, 1) определено выделение одного бита кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей, в один бит символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, и в соответствии с информацией набора группы (Gb3, Gy1, 1) определено выделение одного бита кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей, в один бит символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей.

На фиг.76 показан пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.75.

Другими словами, на фиг.76 показан первый пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.75 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 5/6, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 5/6, режим модуляции представляет собой 64 QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в запоминающее устройство 31 из (4320/(6×2))×(6×2), битов в направлении столбца х направление строки, считывают в единицах по 6×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0-b11 для 6×2 (=mb) битов в соответствии с правилом выделения, представленным на фиг.75 так, что кодовые биты b0-b11 6×2 (=mb) битов, считываемых из запоминающего устройства 31, например, как поясняется на фиг.76, выделяют для символьных битов y0-y11 для 6×2 (=mb) битов для двух (=b) символов.

Другими словами, модуль 32 взаимной замены выполняет процесс взаимной замены в котором:

кодовый бит b0 выделяют для символьного бита y2;

кодовый бит b1 для символьного бита y8;

кодовый бит b2 для символьного бита y5;

кодовый бит b3 для символьного бита y11;

кодовый бит b4 для символьного бита y0;

кодовый бит b5 для символьного бита y6;

кодовый бит b6 для символьного бита y1;

кодовый бит b7 для символьного бита y10;

кодовый бит b8 для символьного бита y4;

кодовый бит b9 для символьного бита y8;

кодовый бит b10 для символьного бита y3; и

кодовый бит b11 для символьного бита y8.

В позиции В на фиг.76 иллюстрируется второй пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.75 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 5/6, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

Как показано в позиции В на фиг.76, модуль 32 взаимной замены выполняет процесс взаимной замены для кодовых битов b0-b11 6×2 (=mb) битов, считываемых из запоминающего устройства 31, в соответствии с правилом выделения, представленным на фиг.75, в котором:

кодовый бит b0 выделяют для символьного бита y8;

кодовый бит b1 для символьного бита y2;

кодовый бит b2 для символьного бита y4;

кодовый бит b3 для символьного бита y10;

кодовый бит b4 для символьного бита у6;

кодовый бит b5 для символьного бита y0;

кодовый бит b6 для символьного бита y1;

кодовый бит b7 для символьного бита y11;

кодовый бит b8 для символьного бита y5;

кодовый бит b9 для символьного бита y8;

кодовый бит b10 для символьного бита y3; и

кодовый бит b11 для символьного бита y8.

На фиг.77 показана схема, которая иллюстрирует группы кодовых битов и группы символьных битов в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 11/12, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В этом случае, кодовые биты 6×2 (=mb) битов, считываемых из запоминающего устройства 31 могут быть разделены на три группы кодовых битов Gb1, Gb2 и Gb3, как представлено на фиг.77, на основании различия вероятности ошибки.

На фиг.77, кодовый бит b0 принадлежит группе Gb1 кодовых битов, кодовые биты b1-b10 принадлежат группе Gb2 кодовых битов, и кодовый бит b11 принадлежит группе Gb3 кодовых битов.

В случае, когда режим модуляции представляет собой 64 QAM, и множитель b равен 2, символьные биты 6×2 (=mb) битов могут быть разделены на три группы Gy1, Gy2 и Gy3 символьных битов, как показано в позиции В на фиг.77, на основании различия вероятности ошибки.

В позиции В на фиг.77, так же, как в позиции В на фиг.53, символьные биты y0, y1, y6 и y8 принадлежат группе Gy1 символьных битов, символьные биты y2, y3, y8 и y8 принадлежат группе Gy2 символьных битов, и символьные биты y4, y5, y10 и y11 принадлежат группе Gy3 символьных битов.

На фиг.78 показано правило выделения в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 11/12, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В правиле выделения, представленном на фиг.78, определена информация группового набора (Gb1, Gy2, 1), (Gb2, Gy2, 3), (Gb2, Gy3, 4) (Gb2, Gy1, 3), (Gb3, Gy1, 1).

Другими словами, в правиле выделения, представленном на фиг.78, в соответствии с информацией группового набора (Gb1, Gy2, 1) определено выделение одного бита кодовых битов группы Gb1 кодовых битов, в которой вероятность ошибки является наилучшей, в один бит символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb2, Gy2, 3) определено выделение трех битов кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в три бита символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb2, Gy3, 4) определено выделение четырех битов кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в четыре бита символьных битов группы Gy3 символьных битов, в которой вероятность ошибки является третьей лучшей, в соответствии с информацией набора группы (Gb2, Gy1, 3) определено выделение трех битов кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в три бита символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, и в соответствии с информацией набора группы (Gb3, Gy1, 1) определено выделение одного бита кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей, в один бит символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей.

На фиг.79 показан пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.78.

Другими словами, на фиг.79 показан первый пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.78 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 11/12, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

В случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 11/12, режим модуляции представляет собой 64 QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в запоминающее устройство 31 из (4320/(6×2))×(6×2), битов в направлении столбца х направление строки, считывают в единицах по 6×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0-b11 для 6×2 (=mb) битов в соответствии с правилом выделения, представленным на фиг.78 так, что кодовые биты b0-b11 6×2(=mb) битов, считываемых из запоминающего устройства 31, например, как поясняется на фиг.79, выделяют для символьных битов y0-y11 для 6×2 (=mb) битов для двух (=b) символов.

Другими словами, модуль 32 взаимной замены выполняет процесс взаимной замены в котором:

кодовый бит b0 выделяют для символьного бита y2;

кодовый бит b1 для символьного бита y8;

кодовый бит b2 для символьного бита y5;

кодовый бит b3 для символьного бита y11;

кодовый бит b4 для символьного бита y0;

кодовый бит b5 для символьного бита y6;

кодовый бит b6 для символьного бита y1;

кодовый бит b7 для символьного бита y10;

кодовый бит b8 для символьного бита y4;

кодовый бит b9 для символьного бита y8;

кодовый бит b10 для символьного бита y3; и

кодовый бит b11 для символьного бита y8.

В позиции В на фиг.79 иллюстрируется второй пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.78 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 11/12, режим модуляции представляет собой 64 QAM, и множитель b равен 2.

Как показано в позиции В на фиг.79, модуль 32 взаимной замены выполняет процесс взаимной замены для кодовых битов b0-b11 6×2 (=mb) битов, считываемых из запоминающего устройства 31, в соответствии с правилом выделения, представленным на фиг.78, в котором:

кодовый бит b0 выделяют для символьного бита y2;

кодовый бит b1 для символьного бита y3;

кодовый бит b2 для символьного бита y10;

кодовый бит b3 для символьного бита y4;

кодовый бит b4 для символьного бита y6;

кодовый бит b5 для символьного бита y1;

кодовый бит b6 для символьного бита y0;

кодовый бит b7 для символьного бита y11;

кодовый бит b8 для символьного бита y5;

кодовый бит b9 для символьного бита y8;

кодовый бит b10 для символьного бита y9; и

кодовый бит b11 для символьного бита y8.

На фиг.80 показана схема, которая иллюстрирует группы кодовых битов и группы символьных битов в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/4, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В этом случае, кодовые биты 4×2 (=mb) битов, считываемых из запоминающего устройства 31 могут быть разделены на три группы кодовых битов Gb1, Gb2 и Gb3, как представлено на фиг.80, на основании различия вероятности ошибки.

На фиг.80, кодовый бит b0 принадлежит группе Gb1 кодовых битов, кодовый бит b1 принадлежит группе Gb2 кодовых битов, и кодовые биты b2-b7 принадлежат группе Gb3 кодовых битов.

В случае, когда режим модуляции представляет собой 16 QAM, и множитель b равен 2, символьные биты 4×2 (=mb) битов могут быть разделены на две группы символьных битов Gy1 и Gy2, как показано в позиции В на фиг.80, на основании различия вероятности ошибки.

В позиции В на фиг.80, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных битов, и символьные биты y2, y3, y6 и y8 принадлежат группе Gy2 символьных битов.

На фиг.81 показано правило выделения в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/4, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В правиле выделения, представленном на фиг.81, определена информация группового набора (Gb1, Gy2. 1), (Gb2, Gy2, 1), (Gb3, Gy2, 2) и (Gb3, Gy1, 4).

Другими словами, в правиле выделения, представленном на фиг.81, в соответствии с информацией группового набора (Gb1, Gy2, 1) определено выделение одного бита кодовых битов группы Gb1 кодовых битов, в которой вероятность ошибки является наилучшей, в один бит символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb2, Gy2, 1) определено выделение одного бита кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в один бит символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb3, Gy2, 2) определено выделение двух битов кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей для двух битов символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, и в соответствии с информацией набора группы (Gb3, Gy1, 4) определено выделение четырех битов кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей для четырех битов символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей.

На фиг.82 показан пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.81.

Другими словами, на фиг.82 показан первый пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.81 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/4, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/4, режим модуляции представляет собой 16 QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в запоминающее устройство 31 из (4320/(4×2))×(4×2), битов в направлении столбца х направление строки, считывают в единицах по 4×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0-b7 4×2 (=mb) битов в соответствии с правилом выделения, представленным на фиг.81 так, что кодовые биты b0-b7 4×2 (=mb) битов, считываемых из запоминающего устройства 31, например, как поясняется на фиг.82, выделяют для символьных битов y0-y8 4×2 (=mb) бита для двух (=b) символов.

Другими словами, модуль 32 взаимной замены выполняет процесс взаимной замены в котором:

кодовый бит b0 выделяют для символьного бита y8;

кодовый бит b1 для символьного бита y6;

кодовый бит b2 для символьного бита y4;

кодовый бит b3 для символьного бита y3;

кодовый бит b4 для символьного бита y2;

кодовый бит b5 для символьного бита y5;

кодовый бит b6 для символьного бита y1; и

кодовый бит b7 для символьного бита y0.

В позиции В на фиг.82 иллюстрируется второй пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.81 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/4, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

Как показано в позиции В на фиг.82, модуль 32 взаимной замены выполняет процесс взаимной замены для кодовых битов b0-b7 4×2 (=mb) битов, считываемых из запоминающего устройства 31, в соответствии с правилом выделения, представленным на фиг.81, в котором:

кодовый бит b0 выделяют для символьного бита y8;

кодовый бит b1 для символьного бита y6;

кодовый бит b2 для символьного бита y1;

кодовый бит b3 для символьного бита y2;

кодовый бит b4 для символьного бита y3;

кодовый бит b5 для символьного бита y4;

кодовый бит b6 для символьного бита y0; и

кодовый бит b7 для символьного бита y5.

На фиг.83 показана схема, которая иллюстрирует группы кодовых битов и группы символьных битов в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/3, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В этом случае, кодовые биты 4×2 (=mb) битов, считываемых из запоминающего устройства 31 могут быть разделены на четыре группы кодовых битов Gb1, Gb2, Gb3 и Gb4, как представлено на фиг.83, на основании различия вероятности ошибки.

На фиг.83, кодовый бит b0 принадлежит группе Gb1 кодовых битов, кодовый бит b1 принадлежит группе Gb2 кодовых битов, кодовый бит b2 принадлежит группе Gb3 кодовых битов, и кодовые биты b3-b7 принадлежат группе кодового бита Gb4.

В случае, когда режим модуляции представляет собой 16 QAM, и множитель b равен 2, символьные биты 4×2 (=mb) битов могут быть разделены на две группы символьных битов Gy1 и Gy2, как показано в позиции В на фиг.83, на основании различия вероятности ошибки.

В позиции В на фиг.83, аналогично случаю В на фиг.80, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных битов, и символьные биты y2, y3, y6 и y8 принадлежат группе Gy2 символьных битов.

На фиг.84 показано правило выделения в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/3, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В правиле выделения, представленном на фиг.84, определена информация группового набора (Gb1, Gy2, 1), (Gb2, Gy2, 1), (Gb3, Gy1, 1), (Gb4, Gy2, 2) и (Gb4, Gy1, 3).

Другими словами, в правиле выделения, представленном на фиг.84, в соответствии с информацией группового набора (Gb1, Gy2, 1) определено выделение одного бита кодовых битов группы Gb1 кодовых битов, в которой вероятность ошибки является наилучшей, в один бит символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb2, Gy2, 1) определено выделение одного бита кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в один бит символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb3, Gy1, 1) определено выделение одного бита кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей, в один бит символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией набора группы (Gb4, Gy2, 2) определено выделение двух битов кодовых битов группы Gb4 кодовых битов, в которой вероятность ошибки является четвертой лучшей, в два бита символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, и в соответствии с информацией набора группы (Gb4, Gy1, 3) определено выделение трех битов кодовых битов группы Gb4 кодовых битов, в которой вероятность ошибки является четвертой лучшей, в три бита символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей.

На фиг.85 показан пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.84.

Другими словами, на фиг.85 показан первый пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.84, в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/3, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/3, режим модуляции представляет собой 16 QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в запоминающее устройство 31 из (4320/(4×2))×(4×2), битов в направлении столбца х направление строки, считывают в единицах по 4×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0-b7 4×2 (=mb) битов в соответствии с правилом выделения, представленным на фиг.84 так, что кодовые биты b0-b7 4×2 (=mb) битов, считываемых из запоминающего устройства 31, например, как поясняется на фиг.85, выделяют для символьных битов y0-y8 4×2 (=mb) битов для двух (=b) символов.

Другими словами, модуль 32 взаимной замены выполняет процесс взаимной замены в котором:

кодовый бит b0 выделяют для символьного бита y8;

кодовый бит b1 для символьного бита y6;

кодовый бит b2 для символьного бита y4;

кодовый бит b3 для символьного бита y3;

кодовый бит b4 для символьного бита y2;

кодовый бит b5 для символьного бита y5;

кодовый бит b6 для символьного бита y1; и

кодовый бит b7 для символьного бита y0.

В позиции В на фиг.85 иллюстрируется второй пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.84 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/3, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

Как показано в позиции В на фиг.85, модуль 32 взаимной замены выполняет процесс взаимной замены для кодовых битов b0-b7 4×2 (=mb) битов, считываемых из запоминающего устройства 31, в соответствии с правилом выделения, представленным на фиг.84, в котором:

кодовый бит b0 выделяют для символьного бита y8;

кодовый бит b1 для символьного бита y6;

кодовый бит b2 для символьного бита y4;

кодовый бит b3 для символьного бита y2;

кодовый бит b4 для символьного бита y3;

кодовый бит b5 для символьного бита y0;

кодовый бит b6 для символьного бита y5; и

кодовый бит b7 для символьного бита y1.

На фиг.86 показана схема, которая иллюстрирует группы кодовых битов и группы символьных битов в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 5/12, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В этом случае, кодовые биты 4×2 (=mb) битов, считываемых из запоминающего устройства 31 могут быть разделены на четыре группы кодовых битов Gb1, Gb2, Gb3 и Gb4, как представлено на фиг.86, на основании различия вероятности ошибки.

На фиг.86, кодовый бит b0 принадлежит группе кодового бита, Gb1, кодовые биты b1 и b2 принадлежат группе Gb2 кодовых битов, кодовый бит b3 принадлежит группе Gb3 кодовых битов, и кодовые биты b4-b7 принадлежат группе кодового бита Gb4.

В случае, когда режим модуляции представляет собой 16 QAM, и множитель b равен 2, символьные биты 4×2 (=mb) битов могут быть разделены на две группы символьных битов Gy1 и Gy2, как показано в позиции В на фиг.86, на основании различия вероятности ошибки.

В позиции В на фиг.86, аналогично случаю В на фиг.80, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных битов, и символьные биты y2, y3, y6 и y8 принадлежат группе Gy2 символьных битов.

На фиг.87 показано правило выделения в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 5/12, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В правиле выделения, представленном на фиг.87, определена информация группового набора (Gb1, Gy1, 1), (Gb2, Gy1, 1), (Gb2, Gy2, 1), (Gb3, Gy2, 1), (Gb4, Gy1, 2) и (Gb4, Gy2, 2).

Другими словами, в правиле выделения, представленном на фиг.87, в соответствии с информацией группового набора (Gb1, Gy1, 1) определено выделение одного бита кодовых битов группы Gb1 кодовых битов, в которой вероятность ошибки является наилучшей, в один бит символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией набора группы (Gb2, Gy1, 1) определено выделение одного бита кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в один бит символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией набора группы (Gb2, Gy2, 1) определено выделение одного бита кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в один бит символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb3, Gy2, 1) определено выделение одного бита кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей, в один бит символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb4, Gy1, 2) определено выделение двух битов кодовых битов группы Gb4 кодовых битов, в которой вероятность ошибки является четвертой лучшей, в два бита символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, и в соответствии с информацией набора группы (Gb4, Gy2, 2) определено выделение двух битов кодовых битов группы Gb4 кодовых битов, в которой вероятность ошибки является четвертой лучшей, в два бита символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей.

На фиг.88 показан пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.87.

Другими словами, на фиг.88 показан первый пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.87 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 5/12, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 5/12, режим модуляции представляет собой 16 QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в запоминающее устройство 31 из (4320/(4×2))×(4×2), битов в направлении столбца х направление строки, считывают в единицах по 4×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0-b7 4×2 (=mb) битов в соответствии с правилом выделения, представленным на фиг.87 так, что кодовые биты b0-b7 4×2 (=mb) битов, считываемых из запоминающего устройства 31, например, как поясняется на фиг.88, выделяют для символьных битов y0-y8 4×2 (=mb) битов для двух (=b) символов.

Другими словами, модуль 32 взаимной замены выполняет процесс взаимной замены в котором:

кодовый бит b0 выделяют для символьного бита y0;

кодовый бит b1 для символьного бита y4;

кодовый бит b2 для символьного бита y2;

кодовый бит b3 для символьного бита y6;

кодовый бит b4 для символьного бита y1;

кодовый бит b5 для символьного бита y5;

кодовый бит b6 для символьного бита y3; и

кодовый бит b7 для символьного бита y8.

В позиции В на фиг.88 иллюстрируется второй пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.87 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 5/12, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

Как показано в позиции В на фиг.88, модуль 32 взаимной замены выполняет процесс взаимной замены для кодовых битов b0-b7 4×2 (=mb) битов, считываемых из запоминающего устройства 31, в соответствии с правилом выделения, представленным на фиг.87, в котором:

кодовый бит b0 выделяют для символьного бита y0;

кодовый бит b1 для символьного бита y4;

кодовый бит b2 для символьного бита y2;

кодовый бит b3 для символьного бита y6;

кодовый бит b4 для символьного бита y5;

кодовый бит b5 для символьного бита y1;

кодовый бит b6 для символьного бита y3; и

кодовый бит b7 для символьного бита y7.

На фиг.89 показана схема, которая иллюстрирует группы кодовых битов и группы символьных битов в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/2, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В этом случае, кодовые биты 4×2 (=mb) битов, считываемых из запоминающего устройства 31 могут быть разделены на три группы кодовых битов Gb1, Gb2 и Gb3, как представлено на фиг.89, на основании различия вероятности ошибки.

На фиг.89, кодовый бит b0 принадлежит группе Gb1 кодовых битов, кодовые биты b1-b3 принадлежат группе Gb2 кодовых битов, и кодовые биты b4-b7 принадлежат группе Gb3 кодовых битов.

В случае, когда режим модуляции представляет собой 16 QAM, и множитель b равен 2, символьные биты 4×2 (=mb) битов могут быть разделены на две группы символьных битов Gy1 и Gy2, как показано в позиции В на фиг.89, на основании различия вероятности ошибки.

В позиции В на фиг.89, аналогично случаю В на фиг.80, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных битов, и символьные биты y2, y3, y6 и y8 принадлежат группе Gy2 символьных битов.

На фиг.90 показано правило выделения в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/2, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В правиле выделения, представленном на фиг.90, определена информация группового набора (Gb1, Gy2, 1), (Gb2, Gy2, 2), (Gb2, Gy1, 1), (Gb3, Gy2, 1) и (Gb3, Gy1, 3).

Другими словами, в правиле выделения, представленном на фиг.90, в соответствии с информацией группового набора (Gb1, Gy2, 1) определено выделение одного бита кодовых битов группы Gb1 кодовых битов, в которой вероятность ошибки является наилучшей, в один бит символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb2, Gy2, 2) определено выделение двух битов кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей для двух битов символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb2, Gy1, 1) определено выделение одного бита кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в один бит символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией набора группы (Gb3, Gy2, 1) определено выделение одного бита кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей, в один бит символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, и в соответствии с информацией набора группы (Gb3, Gy1, 3) определено выделение трех битов кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей, в три бита символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей.

На фиг.91 показан пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.90.

Другими словами, на фиг.91 показан первый пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.90 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/2, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/2, режим модуляции представляет собой 16 QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в запоминающее устройство 31 из (4320/(4×2))×(4×2), битов в направлении столбца х направление строки, считывают в единицах по 4×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0-b7 4×2 (=mb) битов в соответствии с правилом выделения, представленным на фиг.90 так, что кодовые биты b0-b7 4×2 (=mb) битов, считываемых из запоминающего устройства 31, например, как поясняется на фиг.91, выделяют для символьных битов y0-y8 4×2 (=mb) битов для двух (=b) символов.

Другими словами, модуль 32 взаимной замены выполняет процесс взаимной замены в котором:

кодовый бит b0 выделяют для символьного бита y8;

кодовый бит b1 для символьного бита y6;

кодовый бит b2 для символьного бита y4;

кодовый бит b3 для символьного бита y3;

кодовый бит b4 для символьного бита y2;

кодовый бит b5 для символьного бита y5;

кодовый бит b6 для символьного бита y1; и

кодовый бит b7 для символьного бита y0.

В позиции В на фиг.91 иллюстрируется второй пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.90 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 1/2, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

Как показано в позиции В на фиг.91, модуль 32 взаимной замены, в соответствии с правилом выделения, представленным на фиг.90, для кодовых битов b0-b7 4×2 (=mb) битов, считываемых из запоминающего устройства 31, в котором:

кодовый бит b0 выделяют для символьного бита y7;

кодовый бит b1 для символьного бита y3;

кодовый бит b2 для символьного бита y4;

кодовый бит b3 для символьного бита y6;

кодовый бит b4 для символьного бита y2;

кодовый бит b5 для символьного бита y0;

кодовый бит b6 для символьного бита y5; и

кодовый бит b7 для символьного бита y1.

На фиг.92 показана схема, которая иллюстрирует группы кодовых битов и группы символьных битов в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 7/12, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В этом случае, кодовые биты 4×2 (=mb) битов, считываемых из запоминающего устройства 31, могут быть разделены на четыре группы кодовых битов Gb1, Gb2, Gb3 и Gb4, как представлено на фиг.92, на основании различия вероятности ошибки.

На фиг.92, кодовый бит b0 принадлежит группе Gb1 кодовых битов, кодовые биты b1-b3 принадлежат группе Gb2 кодовых битов, кодовый бит b4 принадлежит группе Gb3 кодовых битов, и кодовые биты b5-b7 принадлежат группе кодового бита Gb4.

В случае, когда режим модуляции представляет собой 16 QAM, и множитель b равен 2, символьные биты 4×2 (=mb) битов могут быть разделены на две группы символьных битов Gy1 и Gy2, как показано в позиции В на фиг.92, на основании различия вероятности ошибки.

В позиции В на фиг.92, аналогично случаю В на фиг.80, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных битов, и символьные биты y2, y3, y6 и y8 принадлежат группе Gy2 символьных битов.

На фиг.93 показано правило выделения в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 7/12, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В правиле выделения, представленном на фиг.93, определена информация группового набора (Gb1, Gy1, 1), (Gb2, Gy1, 1), (Gb2, Gy2, 2), (Gb3, Gy1, 1), (Gb4, Gy1, 1) и (Gb4, Gy2, 2).

Другими словами, в правиле выделения, представленном на фиг.93, в соответствии с информацией группового набора (Gb1, Gy1, 1) определено выделение одного бита кодовых битов группы Gb1 кодовых битов, в которой вероятность ошибки является наилучшей, в один бит символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией набора группы (Gb2, Gy1, 1) определено выделение одного бита кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в один бит символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией набора группы (Gb2, Gy2, 2) определено выделение двух битов кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей для двух битов символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb3, Gy1, 1) определено выделение одного бита кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей, в один бит символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией набора группы (Gb4, Gy1, 1) определено выделение одного бита кодовых битов группы Gb4 кодовых битов, в которой вероятность ошибки является четвертой лучшей, в один бит символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, и в соответствии с информацией набора группы (Gb4, Gy2, 2) определено выделение двух битов кодовых битов группы Gb4 кодовых битов, в которой вероятность ошибки является четвертой лучшей, в два бита символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей.

На фиг.94 показан пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.93.

Другими словами, на фиг.94 показан первый пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.93 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 7/12, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 7/12, режим модуляции представляет собой 16 QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в запоминающее устройство 31 из (4320/(4×2))×(4×2), битов в направлении столбца х направление строки, считывают в единицах по 4×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0-b7 4×2 (=mb) битов в соответствии с правилом выделения, представленным на фиг.93 так, что кодовые биты b0-b7 4×2 (=mb) битов, считываемых из запоминающего устройства 31, например, как поясняется на фиг.94, выделяют для символьных битов y0-y8 4×2 (=mb) битов для двух (=b) символов.

Другими словами, модуль 32 взаимной замены выполняет процесс взаимной замены в котором:

кодовый бит b0 выделяют для символьного бита y0;

кодовый бит b1 для символьного бита y4;

кодовый бит b2 для символьного бита y2;

кодовый бит b3 для символьного бита y6;

кодовый бит b4 для символьного бита y1;

кодовый бит b5 для символьного бита y5;

кодовый бит b6 для символьного бита y3; и

кодовый бит b7 для символьного бита y8.

В позиции В на фиг.94 иллюстрируется второй пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.93 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 7/12, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

Как показано в позиции В на фиг.94, модуль 32 взаимной замены выполняет процесс взаимной замены для кодовых битов b0-b7 4×2 (=mb) битов, считываемых из запоминающего устройства 31, в соответствии с правилом выделения, представленным на фиг.93, в котором:

кодовый бит b0 выделяют для символьного бита y0;

кодовый бит b1 для символьного бита y4;

кодовый бит b2 для символьного бита y6;

кодовый бит b3 для символьного бита y2;

кодовый бит b4 для символьного бита y1;

кодовый бит b5 для символьного бита y5;

кодовый бит b6 для символьного бита y8; и

кодовый бит b7 для символьного бита y3.

На фиг.95 показана схема, которая иллюстрирует группы кодовых битов и группы символьных битов в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 2/3, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В этом случае, кодовые биты 4×2 (=mb) битов, считываемых из запоминающего устройства 31 могут быть разделены на четыре группы кодовых битов Gb1, Gb2, Gb3 и Gb4, как представлено на фиг.95, на основании различия вероятности ошибки.

На фиг.95, кодовый бит b0 принадлежит группе Gb1 кодовых битов, кодовые биты b1-b4 принадлежат группе Gb2 кодовых битов, кодовый бит b5 принадлежит группе Gb3 кодовых битов, и кодовые биты b6 и b7 принадлежат группе кодового бита Gb4.

В случае, когда режим модуляции представляет собой 16 QAM, и множитель b равен 2, символьные биты 4×2 (=mb) битов могут быть разделены на две группы символьных битов Gy1 и Gy2, как показано в позиции В на фиг.95, на основании различия вероятности ошибки.

В позиции В на фиг.95, аналогично случаю В на фиг.80, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных битов, и символьные биты y2, y3, y6 и y8 принадлежат группе Gy2 символьных битов.

На фиг.96 показано правило выделения в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 2/3, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В правиле выделения, представленном на фиг.96, определена информация группового набора (Gb1, Gy1, 1), (Gb2, Gy1, 2), (Gb2, Gy2, 2), (Gb3, Gy1, 1) и (Gb4, Gy2, 2).

Другими словами, в правиле выделения, представленном на фиг.96, в соответствии с информацией группового набора (Gb1, Gy1, 1) определено выделение одного бита кодовых битов группы Gb1 кодовых битов, в которой вероятность ошибки является наилучшей, в один бит символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией набора группы (Gb2, Gy1, 2) определено выделение двух битов кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей для двух битов символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией набора группы (Gb2, Gy2, 2) определено выделение двух битов кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей для двух битов символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb3, Gy1, 1) определено выделение одного бита кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей, в один бит символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, и в соответствии с информацией набора группы (Gb4, Gy2, 2) определено выделение двух битов кодовых битов группы Gb4 кодовых битов, в которой вероятность ошибки является четвертой лучшей, в два бита символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей.

На фиг.97 показан пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.96.

Другими словами, на фиг.97 показан первый пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.96 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 2/3, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 2/3, режим модуляции представляет собой 16 QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в запоминающее устройство 31 из (4320/(4×2))×(4×2), битов в направлении столбца х направление строки, считывают в единицах по 4×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0-b7 4×2 (=mb) битов в соответствии с правилом выделения, представленным на фиг.96 так, что кодовые биты b0-b7 4×2 (=mb) битов, считываемых из запоминающего устройства 31, например, как поясняется на фиг.97, выделяют для символьных битов y0-y8 4×2 (=mb) битов для двух (=b) символов.

Другими словами, модуль 32 взаимной замены выполняет процесс взаимной замены в котором:

кодовый бит b0 выделяют для символьного бита y0;

кодовый бит b1 для символьного бита y4;

кодовый бит b2 для символьного бита y2;

кодовый бит b3 для символьного бита y6;

кодовый бит b4 для символьного бита y1;

кодовый бит b5 для символьного бита y5;

кодовый бит b6 для символьного бита y3; и

кодовый бит b7 для символьного бита y8.

В позиции В на фиг.97 иллюстрируется второй пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.96 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 2/3, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

Как показано в позиции В на фиг.97, модуль 32 взаимной замены выполняет процесс взаимной замены, в соответствии с правилом выделения, представленным на фиг.96, для кодовых битов b0-b7 4×2 (=mb) битов, считываемых из запоминающего устройства 31, в котором:

кодовый бит b0 выделяют для символьного бита y0;

кодовый бит b1 для символьного бита y1;

кодовый бит b2 для символьного бита y6;

кодовый бит b3 для символьного бита y2;

кодовый бит b4 для символьного бита y4;

кодовый бит b5 для символьного бита y5;

кодовый бит b6 для символьного бита y8; и

кодовый бит b7 для символьного бита y3.

На фиг.98 показана схема, которая иллюстрирует группы кодовых битов и группы символьных битов в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 3/4, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В этом случае, кодовые биты 4×2 (=mb) битов, считываемых из запоминающего устройства 31 могут быть разделены на три группы кодовых битов Gb1, Gb2 и Gb3, как представлено на фиг.98, на основании различия вероятности ошибки.

На фиг.98, кодовый бит b0 принадлежит группе Gb1 кодовых битов, кодовые биты b1-b5 принадлежат группе Gb2 кодовых битов, и кодовые биты b6 и b7 принадлежат группе Gb3 кодовых битов.

В случае, когда режим модуляции представляет собой 16 QAM, и множитель b равен 2, символьные биты 4×2 (=mb) битов могут быть разделены на две группы символьных битов Gy1 и Gy2, как показано в позиции В на фиг.98, на основании различия вероятности ошибки.

В позиции В на фиг.98, аналогично случаю В на фиг.80, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных битов, и символьные биты y2, y3, y6 и y8 принадлежат группе Gy2 символьных битов.

На фиг.99 показано правило выделения в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 3/4, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В правиле выделения, представленном на фиг.99, определена информация группового набора (Gb1, Gy1, 1), (Gb2, Gy1, 3), (Gb2, Gy2, 2) и (Gb3, Gy2, 2).

Другими словами, в правиле выделения, представленном на фиг.99, в соответствии с информацией группового набора (Gb1, Gy1, 1) определено выделение одного бита кодовых битов группы Gb1 кодовых битов, в которой вероятность ошибки является наилучшей, в один бит символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией набора группы (Gb2, Gy1, 3) определено выделение трех битов кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в три бита символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией набора группы (Gb2, Gy2, 2) определено выделение двух битов кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей для двух битов символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, и в соответствии с информацией набора группы (Gb3, Gy2, 2) определено выделение двух битов кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей для двух битов символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей.

На фиг.100 показан пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.99.

Другими словами, на фиг.100 показан первый пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.99 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 3/4, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 3/4, режим модуляции представляет собой 16 QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в запоминающее устройство 31 из (4320/(4×2))×(4×2), битов в направлении столбца х направление строки, считывают в единицах по 4×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0-b7 4×2 (=mb) битов в соответствии с правилом выделения, представленным на фиг.99 так, что кодовые биты b0-b7 4×2 (=mb) битов, считываемых из запоминающего устройства 31, например, как поясняется на фиг.100, выделяют для символьных битов y0-y8 4×2 (=mb) битов для двух (=b) символов.

Другими словами, модуль 32 взаимной замены выполняет процесс взаимной замены в котором:

кодовый бит b0 выделяют для символьного бита y0;

кодовый бит b1 для символьного бита y4;

кодовый бит b2 для символьного бита y2;

кодовый бит b3 для символьного бита y6;

кодовый бит b4 для символьного бита y1;

кодовый бит b5 для символьного бита y5;

кодовый бит b6 для символьного бита y3; и

кодовый бит b7 для символьного бита y8.

В позиции В на фиг.100 иллюстрируется второй пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.99 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 3/4, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

Как показано в позиции В на фиг.100, модуль 32 взаимной замены выполняет процесс взаимной замены для кодовых битов b0-b7 4×2 (=mb) битов, считываемых из запоминающего устройства 31, в соответствии с правилом выделения, представленным на фиг.99, в котором:

кодовый бит b0 выделяют для символьного бита y0;

кодовый бит b1 для символьного бита y5;

кодовый бит b2 для символьного бита y6;

кодовый бит b3 для символьного бита y2;

кодовый бит b4 для символьного бита y4;

кодовый бит b5 для символьного бита y1;

кодовый бит b6 для символьного бита y8; и

кодовый бит b7 для символьного бита y3.

На фиг.101 показана схема, которая иллюстрирует группы кодовых битов и группы символьных битов в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 5/6, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В этом случае, кодовые биты 4×2 (=mb) битов, считываемых из запоминающего устройства 31 могут быть разделены на пять групп кодовых битов Gb1, Gb2, Gb3, Gb4 и Gb5, как представлено на фиг.101, на основании различия вероятности ошибки.

На фиг.101, кодовый бит b0 принадлежит группе Gb1 кодовых битов, кодовый бит b1 принадлежит группе Gb2 кодовых битов, кодовые биты b2-b5 принадлежат группе Gb3 кодовых битов, кодовый бит b6 принадлежит группе кодового бита Gb4, и кодовый бит b7 принадлежит группе кодового бита Gb5.

В случае, когда режим модуляции представляет собой 16 QAM, и множитель b равен 2, символьные биты 4×2 (=mb) битов могут быть разделены на две группы символьных битов Gy1 и Gy2, как показано в позиции В на фиг.101, на основании различия вероятности ошибки.

В позиции В на фиг.101, аналогично случаю В на фиг.80, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных битов, и символьные биты y2, y3, y6 и y8 принадлежат группе Gy2 символьных битов.

На фиг.102 показано правило выделения в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 5/6, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В правиле выделения, представленном на фиг.102, определена информация группового набора (Gb1, Gy1, 1), (Gb2, Gy1, 1), (Gb3, Gy2, 2), (Gb3, Gy1, 2), (Gb4, Gy2, 1) и (Gb5, Gy2, 1).

Другими словами, в правиле выделения, представленном на фиг.102, в соответствии с информацией группового набора (Gb1, Gy1, 1) определено выделение одного бита кодовых битов группы Gb1 кодовых битов, в которой вероятность ошибки является наилучшей, в один бит символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией набора группы (Gb2, Gy1, 1) определено выделение одного бита кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в один бит символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией набора группы (Gb3, Gy2, 2) определено выделение двух битов кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей для двух битов символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb3, Gy1, 2) определено выделение двух битов кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей для двух битов символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией набора группы (Gb4, Gy2, 1) определено выделение одного бита кодовых битов группы Gb4 кодовых битов, в которой вероятность ошибки является четвертой лучшей, в один бит символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, определен, и в соответствии с информацией набора группы (Gb5, Gy2, 1) определено выделение одного бита кодовых битов Gb5 группы кодовых битов, в которой вероятность ошибки является пятой лучшей, в один бит символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей.

На фиг.103 показан пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.102.

Другими словами, на фиг.103 показан первый пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.102 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 5/6, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 5/6, режим модуляции представляет собой 16 QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в запоминающее устройство 31 из (4320/(4×2))×(4×2), битов в направлении столбца х направление строки, считывают в единицах по 4×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0-b7 4×2 (=mb) битов в соответствии с правилом выделения, представленным на фиг.102 так, что кодовые биты b0-b7 4×2 (=mb) битов, считываемых из запоминающего устройства 31, например, как поясняется на фиг.103, выделяют для символьных битов y0-y8 4×2 (=mb) битов для двух (=b) символов.

Другими словами, модуль 32 взаимной замены выполняет процесс взаимной замены в котором:

кодовый бит b0 выделяют для символьного бита y0;

кодовый бит b1 для символьного бита y4;

кодовый бит b2 для символьного бита y2;

кодовый бит b3 для символьного бита y6;

кодовый бит b4 для символьного бита y1;

кодовый бит b5 для символьного бита y5;

кодовый бит b6 для символьного бита y3; и

кодовый бит b7 для символьного бита y8.

В позиции В на фиг.103 иллюстрируется второй пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.102 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 5/6, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

Как показано в позиции В на фиг.103, модуль 32 взаимной замены выполняет процесс взаимной замены для кодовых битов b0-b7 4×2 (=mb) битов, считываемых из запоминающего устройства 31, в соответствии с правилом выделения, представленным на фиг.102, в котором:

кодовый бит b0 выделяют для символьного бита y0;

кодовый бит b1 для символьного бита y4;

кодовый бит b2 для символьного бита y6;

кодовый бит b3 для символьного бита y2;

кодовый бит b4 для символьного бита y5;

кодовый бит b5 для символьного бита y1;

кодовый бит b6 для символьного бита y3; и

кодовый бит b7 для символьного бита y8.

На фиг.104 показана схема, которая иллюстрирует группы кодовых битов и группы символьных битов в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 11/12, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В этом случае, кодовые биты 4×2 (=mb) битов, считываемых из запоминающего устройства 31 могут быть разделены на три группы кодовых битов Gb1, Gb2 и Gb3, как представлено на фиг.104, на основании различия вероятности ошибки.

На фиг.104, кодовый бит b0 принадлежит группе Gb1 кодовых битов, кодовые биты b1-b6 принадлежат группе Gb2 кодовых битов, и кодовый бит b7 принадлежит группе Gb3 кодовых битов.

В случае, когда режим модуляции представляет собой 16 QAM, и множитель b равен 2, символьные биты 4×2 (=mb) битов могут быть разделены на две группы символьных битов Gy1 и Gy2, как показано в позиции В на фиг.104, на основании различия вероятности ошибки.

В позиции В на фиг.104, аналогично случаю В на фиг.80, символьные биты y0, y1, y4 и y5 принадлежат группе Gy1 символьных битов, и символьные биты y2, y3, y6 и y8 принадлежат группе Gy2 символьных битов.

На фиг.105 показано правило выделения в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 11/12, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В правиле выделения, представленном на фиг.105, определена информация группового набора (Gb1, Gy1, 1), (Gb2, Gy2, 3), (Gb2, Gy1, 3) и (Gb3, Gy2, 1).

Другими словами, в правиле выделения, представленном на фиг.105, в соответствии с информацией группового набора (Gb1, Gy1, 1) определено выделение одного бита кодовых битов группы Gb1 кодовых битов, в которой вероятность ошибки является наилучшей, в один бит символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, в соответствии с информацией набора группы (Gb2, Gy2, 3) определено выделение трех битов кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в три бита символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей, в соответствии с информацией набора группы (Gb2, Gy1, 3) определено выделение трех битов кодовых битов группы Gb2 кодовых битов, в которой вероятность ошибки является второй лучшей, в три бита символьных битов группы Gy1 символьных битов, в которой вероятность ошибки является наилучшей, и в соответствии с информацией набора группы (Gb3, Gy2, 1) определено выделение одного бита кодовых битов группы Gb3 кодовых битов, в которой вероятность ошибки является третьей лучшей, в один бит символьных битов группы Gy2 символьных битов, в которой вероятность ошибки является второй лучшей.

На фиг.106 показан пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.105.

Другими словами, на фиг.106 показан первый пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.105, в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 11/12, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

В случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 11/12, режим модуляции представляет собой 16 QAM, и множитель b равен 2, в демультиплексоре 25, кодовые биты, записанные в запоминающее устройство 31 из (4320/(4×2))×(4×2), битов в направлении столбца х направление строки, считывают в единицах по 4×2 (=mb) битов в направлении строки и подают на модуль 32 взаимной замены (фиг.18 и 19).

Модуль 32 взаимной замены выполняет взаимную замену кодовых битов b0-b7 4×2 (=mb) битов в соответствии с правилом выделения, представленным на фиг.105 так, что кодовые биты b0-b7 4×2 (=mb) битов, считываемых из запоминающего устройства 31, например, как поясняется на фиг.106, выделяют для символьных битов y0-y8 4×2 (=mb) битов для двух (=b) символов.

Другими словами, модуль 32 взаимной замены выполняет процесс взаимной замены в котором:

кодовый бит b0 выделяют для символьного бита y0;

кодовый бит b1 для символьного бита y4;

кодовый бит b2 для символьного бита y2;

кодовый бит b3 для символьного бита y6;

кодовый бит b4 для символьного бита y1;

кодовый бит b5 для символьного бита y5;

кодовый бит b6 для символьного бита y3; и

кодовый бит b7 для символьного бита y8.

В позиции В на фиг.106 иллюстрируется второй пример взаимной замены кодовых битов в соответствии с правилом выделения, представленным на фиг.105 в случае, когда код LDPC представляет собой мобильный код LDPC, имеющий длину N кода 4320 битов и скорость кодирования 11/12, режим модуляции представляет собой 16 QAM, и множитель b равен 2.

Как показано в позиции В на фиг.106, модуль 32 взаимной замены выполняет процесс взаимной замены для кодовых битов b0-b7 4×2 (=mb) битов, считываемых из запоминающего устройства 31, в соответствии с правилом выделения, представленным на фиг.105, в котором:

кодовый бит b0 выделяют для символьного бита y0;

кодовый бит b1 для символьного бита y5;

кодовый бит b2 для символьного бита y3;

кодовый бит b3 для символьного бита y2;

кодовый бит b4 для символьного бита y4;

кодовый бит b5 для символьного бита y1;

кодовый бит b6 для символьного бита y6; и

кодовый бит b7 для символьного бита y8.

На фиг.107, 108, 109, 110, 111, 112, 113, 114, 115, 116, 117, 118, 119, 120, 121, 122, 123 и 124 представлены результаты моделирования BER (частоты ошибки) в случае, когда процесс взаимной замены в новом режиме взаимной замены выполняют и случай, когда процесс взаимной замены не выполняют.

Другими словами, на фиг.107-115 иллюстрируется BER в случае, когда мобильные коды LDPC (фиг.35-43), имеющие длину кода N 4320 и скорости кодирования 1/4, 1/3, 5/12, 1/2, 7/12, 2/3, 3/4, 5/6 и 11/12 установлены, как цели, и 64 QAM используется, как режим модуляции.

На фиг.116-124 иллюстрируется BER в случае, когда мобильные коды LDPC, имеющие длину N кода 4320 и скорости кодирования 1/4, 1/3, 5/12, 1/2, 7/12, 2/3, 3/4, 5/6 и 11/12 установлены, как цели, и 16 QAM используется как режим модуляции.

Здесь, на фиг.107-124, множитель b равен 2.

На фиг.107-123 на горизонтальной оси представлено Es/N0 (отношение мощности сигнала - мощности шумов на символ), и по вертикальной оси представлено BER. Кроме того, белый кружок (◯) представляет BER в случае, когда процесс взаимной замены выполняют в новом режиме взаимной замены, и звездочка представляет BER в случае, когда процесс взаимной замены не выполняют.

Как показано на фиг.107-124, в соответствии с процессом взаимной замены нового режима взаимной замены, по сравнению со случаем, когда процесс взаимной замены не выполняют, BER улучшается в целом или в отношении Es/N0 определенного уровня и выше, и, соответственно, можно понимать, что устойчивость к ошибкам улучшается.

Здесь, в качестве способа взаимной замены кодовых битов для кода LDPC в процессе взаимной замены, выполняемом модулем 32 взаимной замены, другими словами, структура (ниже также называется структурой выделения битов) выделения кодовых битов кода LDPC и символьных битов, представляющих символ для кодов LDPC, имеющих взаимно разные скорости кодирования, могут использоваться структуры выделения битов, специально используемые для кодов LDPC.

Однако, когда структуры выделения битов, специально используемые для кодов LDPC, используются для кодов LDPC, имеющих взаимно разные скорости кодирования, необходимо строить множество структур выделения битов в устройстве 11 передачи, и структура выделения бита должна быть изменена (переключена) для кодов LDPC, имеющих взаимно различные скорости кодирования.

В то же время, в соответствии с процессом взаимной замены, описанным со ссылкой на фиг.53-106, количество структур выделения битов, которые должны быть построены в устройстве 11 передачи, может уменьшаться.

Другими словами, в случае, когда длина N кода составляет 4320 битов, и режим модуляции представляет собой 64 QAM, используя структуру выделения битов, для выделения кодовых битов b0, b1, b2, b3, b4, b5, b6, b7, b8, b9, b10 и b11 для символьных битов y11, y10, y4, y5, y2, y3, y8, y8, y6, y8, y1 и y0, соответственно, которые представлены в позиции А на фиг.55, для кода LDPC, имеющего скорость кодирования 1/4, используя структуру выделения битов для выделения кодовых битов b0-b11 для символьных битов y0, y11, y1, y10, y4, y8, y2, y8, y3, y8, y5 и y6, соответственно, которые представлены в позиции А на фиг.58, 61, 64 и 67, для кодов LDPC, имеющих скорости кодирования 1/3, 5/12, 1/2, и 7/12, и используя структуры выделения битов для выделения кодовых битов b0-b11 для символьных битов y2, y8, y5, y11, y0, y6, y1, y10, y4, y8, y3 и y8, соответственно, которые представлены в позиции А на фиг.70, 73, 76 и 79, для кодов LDPC, имеющих скорости кодирования 2/3, 3/4, 5/6 и 11/12, только три структуры для структуры выделения битов могут быть построены в устройстве 11 передачи.

Кроме того, в случае, когда длина N кода составляет 4320 битов, и режим модуляции представляет собой 16 QAM, используя структуру выделения битов, для выделения кодовых битов b0-b7 для символьных битов y8, y6, y4, y3, y2, y5, y1 и y0, соответственно, которые представлены в позиции А на фиг.82, 85 и 91, для кодов LDPC имеющих скорости кодирования 1/4, 1/3 и 1/2, и используя структуры выделения битов для выделения кодовых битов b0-b7 для символьных битов y0, y4, y2, y6, y1, y5, y3 и y8, соответственно, которые представлены в позиции А на фиг.88, 94, 97, 100, 103 и 106, для кодов LDPC, имеющих скорости кодирования 5/12, 7/12, 2/3, 3/4, 5/6 и 11/12, только две структуры для структуры выделения битов могут быть построены в устройстве передачи 11.

В этом варианте осуществления, для удобства описания, в то время как модуль 32 взаимной замены демультиплексора 25 был описан, как выполняющий процесс взаимной замены для кодовых битов, считываемых из запоминающего устройства 31, как цели, процесс взаимной замены может быть выполнен путем управления записью или считыванием кодовых битов в/из запоминающего устройства 31.

Другими словами, процесс взаимной замены, например, может быть выполнен путем выполнения управления адресом (адресом считывания), из которого считывают кодовый бит таким образом, что считывание кодовых битов из запоминающего устройства 31 выполняют в порядке кодовых битов после взаимной замены.

Код LDPC (второй код 4 k), имеющий длину N кода 4320 битов

Однако, для кода LDPC (ниже также называется первым кодом 4 k), имеющего длину кода 4 k битов, полученных с использованием матрицы проверки на четность, полученной из таблиц исходного значения матрицы проверки на четность, показанных на фиг.35-43, с точки зрения поддержания совместимости с DVB-T.2 в наиболее возможной степени, аналогично случаю кода LDPC, определенного в DVB-T.2, число 360, определенное в DVB-T.2 используется, как количество Р единичных столбцов циклической структуры.

Однако, возникают случаи, когда требуется в большей или меньшей степени пожертвовать совместимостью с DVB-T.2 для улучшения BER.

На фиг.125-128 показаны схемы, иллюстрирующие примеры таблицы исходного значения матрицы проверки на четность для второго кода 4 k, который представляет собой мобильный код LDPC, имеющий другую длину кода 4 k битов, чем первый код 4 k.

Другими словами, на фиг.125 иллюстрируется таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, имеющей длину N кода 4 k битов и скорость r кодирования 1/2.

На фиг.126 иллюстрируется таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, имеющей длину N кода 4 k битов и скорость r кодирования 7/12.

На фиг.127 иллюстрируется таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, имеющей длину N кода 4 k битов и скорость r кодирования 2/3.

На фиг.128 иллюстрируется таблица исходного значения матрицы проверки на четность для матрицы Н проверки на четность, имеющей длину N кода 4 k битов и скорость r кодирования 3/4.

Кроме того, матрица четности матрицы проверки на четность, полученной из таблиц исходного значения матрицы проверки на четность, показанных на фиг.125-128, имеет структуру лестницы (фиг.11).

Кроме того, во втором коде 4 k, который представляет собой код LDPC, имеющий длину кода 4 k битов, полученный с использованием матрицы проверки на четность, полученной из таблиц исходного значения матрицы проверки на четность, показанных на фиг.125-128, аналогично коду LDPC, определенному в DVB-T.2, информационная матрица матрицы Н проверки на четность имеет циклическую структуру.

Однако, для второго кода 4 k, количество Р единичных столбцов циклической структуры равно не 360, а 72, числу, которое представляет собой один делитель 360.

Кодер LDPC 115 (фиг.8 и 31) может выполнять кодирование LDPC в любой один из вторых кодов 4 k, имеющих длину N кода 4 k битов и скорость r кодирования любую одну из четырех типов, включая в себя 1/2, 7/12, 2/3 и 3/4, используя матрицу проверки на четность, полученную из таблиц исходного значения матрицы проверки на четность, представленных на фиг.125-128.

Другими словами, кодер 115 LDPC устанавливает количество Р единичных столбцов циклической структуры, равным не 360, а 72, получает матрицу проверки на четность из таблиц исходного значения матрицы проверки на четность, представленных на фиг.125-128, аналогично случаю, описанному со ссылкой на фиг.34, и выполняет кодирование LDPC, во второй код 4 k, используя матрицу проверки на четность.

Вторые коды 4 k (их таблицы исходного значения матрицы проверки на четность), показанные на фиг.125-128, получают путем выполнения того же моделирования, что и моделирование для получения первых 4 k кодов, показанных на фиг.35-43.

Другими словами, при моделировании для получения второго кода 4 k выполняют поиск совокупности, для которой пороговое значение возможности, которое представляет собой Eb/N0, при котором BER начинает падать (уменьшаться), в соответствии с эволюцией плотности многореберного типа, представляет собой заданное значение или меньше, и среди кодов LDPC, принадлежащих совокупности, код LDPC, уменьшающий BER во множестве режимов модуляции, используемых для цифровой широковещательной передачи, специально используемой для мобильных оконечных устройств, такой как 16 QAM или 64 QAM, выбирают, как код LDPC, имеющий высокие возможности.

В соответствии с этим, при моделировании, для получения второго кода 4 k, аналогично моделированию для получения первого кода 4 k, для улучшения устойчивости к ошибкам, используют режим модуляции, в котором количество сигнальных точек относительно мало, такой как QPSK, 16 QAM или 64 QAM.

На фиг.129 показана схема, иллюстрирующая минимальную длину цикла и пороговое значение возможностей матрицы проверки на четность, которую получают из таблиц исходного значения матрицы проверки на четность вторых кодов 4 k, имеющих скорости r кодирования четырех видов 1/2, 7/12, 2/3 и 3/4, показанных на фиг.125-128.

Все длины минимального цикла матрицы проверки на четность, полученной из таблиц исходного значения матрицы проверки на четность, представленных на фиг.125-128, имеют шесть циклов, и цикл 4 не присутствует.

Кроме того, по мере того, как скорость r кодирования уменьшается, избыточность кода LDPC увеличивается, и, соответственно, пороговое значение возможностей улучшается (уменьшается), по мере того, как скорость r кодирования уменьшается.

На фиг.130 показана схема, представляющая матрицу проверки на четность (второго кода 4 k, полученного из таблицы исходного значения матрицы проверки на четность) по фиг.125-128.

В матрице проверки на четность, в соответствии со вторым кодом 4 k, аналогично случаю первого кода 4 k, описанному со ссылкой на фиг.47 и 48, вес столбца установлен равным Х для КХ столбцов от первого столбца, вес столбца установлен равным Y для последующих KY столбцов, вес столбца установлен равным двум для последующих (М-1) столбцов, и вес столбца установлен равным единице для последнего столбца.

Здесь КХ+KY+М-1+1 является тем же, что и длина N кода =4320 битов.

Количество столбцов КХ, KY и М и вес X, Y столбцов второго кода 4 k для каждой скорости r кодирования 1/2, 7/12, 2/3 и 3/4 являются такими, как представлено на фиг.130.

Для матрицы проверки на четность второго кода 4 k, аналогично матрице проверки на четность, определенной в DVB-T.2, описанной со ссылкой на фиг.12 и 13, или матрице проверки на четность первого кода 4 k, чем дальше столбец расположен с передней стороны (левой стороны), тем в большей степени вес столбца проявляет тенденцию быть большим, и, соответственно, кодовый бит второго кода 4 k, который расположен на дальней передней стороне, проявляет тенденцию быть более сильным в отношении ошибок (обладает устойчивостью к ошибке).

На фиг.131 показана схема, иллюстрирующая результат моделирования BER, который выполняют для второго кода 4 k.

При моделировании рассматривают канал (канал) связи AWGN, BPSK используется в качестве режима модуляции, и, в качестве числа С повторения декодирования, используется 50.

На фиг.131, по горизонтальной оси представлено Es/N0 (отношение мощности сигнала к мощности шумов для символа), и по вертикальной оси представлено BER.

В соответствии с мнением автора настоящего раскрытия, проверяют, что BER второго кода 4 k улучшена в большей степени, чем у первого кода 4 k для с любой одной из скоростей r кодирования 1/2, 7/12, 2/3 и 3/4, и, в соответствии со вторым кодом 4 k, может быть улучшена устойчивость к ошибкам.

Пример конфигурации устройства 12 приема

На фиг.132 показана блок-схема, иллюстрирующая пример конфигурации устройства 12 приема, показанного на фиг.7.

Модуль 151 обработки OFDM (операции OFDM) принимает сигнал OFDM из устройства 11 передачи (фиг.7) и выполняет обработку сигналов для сигнала OFDM. Данные (символ), полученные модулем 151 обработки OFDM, выполняющим обработку сигналов, подают на модуль 152 управления фреймом (управление фреймом).

Модуль 152 управления фреймом выполняет обработку (анализ фрейма) для фрейма, составленного из символов, подаваемых из модуля 151 обработки OFDM, и подает символы целевых данных и символы данных управления, полученные в результате ее, в обратные перемежители 161 и 153 частоты.

Обратный перемежитель 153 частоты выполняет обратное перемежение частоты для символов, подаваемых из модуля 152 управления фреймом в единицах символов, и подает полученные в результате данные на декодер 154 QAM.

Декодер 154 QAM выполняет ортогональную демодуляцию для символов (символов, размешенных в точках сигнала), подаваемых из обратного перемежителя 153 частоты путем обратного отображения (декодирования размещения точек сигнала) символов, и подает данные (код LDPC), полученные в результате этого, на декодер 155 LDPC.

Декодер 155 LDPC выполняет декодирование LDPC для кода LDPC, подаваемого от декодера 154 QAM, и подает целевые данные LDPC (здесь код ВСН), полученные в результате этого, на декодер 156 ВСН.

Декодер 156 ВСН выполняет декодирование ВСН целевых данных LDPC, подаваемых декодером 155 LDPC, и выводит данные управления (сигналы), полученные в результате.

С другой стороны, обратный перемежитель 161 частоты выполняет обратное перемежение частоты для символов, подаваемых модулем 152 управления фреймов в единицах символов, и подает полученные в результате данные на декодер 162 MISO/MIMO.

Декодер 162 MISO/MIMO выполняет декодирование по времени и пространству данных (символа), подаваемых обратным перемежителем 161 частоты, и подает полученные в результате данные на обратный перемежитель 163 по времени.

Обратный перемежитель 163 по времени выполняет обратное перемежение по времени для данных (символов), подаваемых декодером 162 MISO/MIMO в единицах символов, и подает полученные в результате данные на декодер 164 QAM.

Декодер 164 QAM выполняет ортогональную демодуляцию для символов (символов, размещенных в точках сигналов), подаваемых обратным перемежителем 163 по времени, путем обратного преобразования (декодирования компоновки точек сигналов) символов, и подает данные (символы), полученные в результате этого, на обратный перемежитель 165 битов.

Обратный перемежитель 165 битов выполняет обратное перемежение битов для данных (символов), подаваемых декодером 164 QAM, и подает код LDPC, полученный в результате этого, на декодер 166 LDPC.

Декодер 166 LDPC выполняет декодирование LDPC для кода LDPC, подаваемого обратным перемежителем 165 битов, и подает целевые данные LDPC (здесь код ВСН), полученные в результате этого, на декодер 167 ВСН.

Декодер 167 ВСН выполняет декодирование ВСН целевых данных LDPC, подаваемых из декодера 155 LDPC, и подает данные, полученные в результате этого, на дескремблер 168 ВВ.

Дескремблер 168 ВВ выполняет процесс диффузии полосы энергии для данных, подаваемых декодером 167 ВСН, и подает полученные в результате этого данные на модуль 169 удаления нулей.

Модуль 169 удаления нулей удаляет нули, вставленные заполнителем 112, показанным на фиг.8, из данных, подаваемых из дескремблера 168 ВВ, и подает полученные в результате данные на демультиплексор 170.

Демультиплексор 170 разделяет один или больше потоков (целевых данных), мультиплексированных в данные, подаваемые от модуля 169 удаления нулей, и выводит потоки, как выходные потоки.

На фиг.133 показана блок-схема, иллюстрирующая пример конфигурации обратного перемежителя 165 битов, показанного на фиг.132.

Обратный перемежитель 165 битов на основе мультиплексора (MUX) 54 и обратного перемежителя 55 со скручиванием столбцов, выполняет обратное перемежение символьных битов (битов) для символа, подаваемого декодером 164 QAM (фиг.132).

Другими словами, мультиплексор 54, символьных битов для символа, подаваемого декодером 164 QAM, выполняет обратный процесс взаимной замены (обратный процесс для процесса взаимной замены), соответствующий процессу взаимной замены, выполняемому демультиплексором 25, показанным на фиг.9, то есть, обратный процессу взаимной замены, в котором положения кодовых битов (символьных битов) кода LDPC, которые были взаимно заменены в процессе взаимной замены, возвращают в оригинальное положение, и подает код LDPC, полученный в результате этого, в обратный перемежитель 55 со скручиванием столбцов.

Обратный перемежитель 55 со скручиванием столбцов 55, для кода LDPC, подаваемого из мультиплексора 54, выполняет обратное перемежение со скручиванием столбцов (обратный процесс для перемежения со скручиванием столбцов), соответствующее перемежению со скручиванием столбцов, выполнявшемуся, как процесс изменения строк перемежителя 24 со скручиванием столбцов, показанного на фиг.9, то есть, например, обратное перемежение со скручиванием столбцов, как обратный процесс сортировки, в котором кодовые биты кода LDPC, строки которого были заменены в результате перемежения со скручиванием столбцов, как процесс сортировки, возвращаются на исходное размещение.

Более конкретно, обратный перемежитель 55 со скручиванием столбцом записывает кодовые биты в код LDPC в запоминающее устройство обратного перемежения, выполненное аналогично запоминающему 31 устройству, показанному на фиг.24 и т.п., и далее считывает кодовые биты, выполняя, таким образом, обратное перемежение со скручиванием столбцов.

Однако, в обратный перемежитель 55 со скручиванием столбцов запись кодовых битов выполняют в направлении строки запоминающего устройства обратного перемежения, используя адрес считывания во время считывания кодовых битов из запоминающего устройства 31, как адрес записи. Кроме того, считывание кодовых битов выполняют в направлении столбца запоминающего устройства обратного перемежения, используя адрес записи во время записи кодовых битов в запоминающее устройство 31, как адрес считывания.

Код LDPC, полученный, как результат обратного перемежения со скручиванием столбцов подают от обратного перемежителя 55 со скручиванием столбцов на декодер 166 LDPC.

Здесь, хотя процесс перемежения четности, перемежения со скручиванием столбцов и взаимной замены выполняется в данном порядке для кода LDPC, подаваемого декодером 164 QAM на обратный перемежитель 165 битов, в обратном перемежителе 165 битов выполняют только обратный процесс взаимной замены, соответствующий процессу взаимной замены и обратное перемежение со скручиванием столбцов, соответствующее перемежению со скручиванием столбцов, и обратное перемежение четности (обратный процесс для перемежения четности), соответствующее перемежению четности, то есть, обратное перемежение честности, в котором кодовые биты кода LDPC, строки которых были заменены в результате перемежения четности, возвращают в исходные строки, не выполняют.

В соответствии с этим, из обратного перемежителя 165 битов (его обратного перемежителя 55 со скручиванием столбцов) на декодер 166 LDPC подают код LDPC, для которого были выполнены процесс обратной взаимной замены и обратное перемежение со скручиванием столбцов, но обратное перемежение четности не было выполнено.

Декодер 166 LDPC выполняет LDPC декодирование кода LDPC, подаваемого из обратного перемежителя 165 битов, используя преобразованную матрицу проверки на четность, полученную, по меньшей мере, путем выполнения замены столбца, соответствующего перемежению четности для матрицы Н проверки на четность, используемый кодером 115 LDPC, показанным на фиг.8, в процессе кодирования LDPC, и выводит данные, полученные в результате этого, как результат декодирования целевых данных LDPC.

На фиг.134 показана блок-схема последовательности операций, иллюстрирующая процесс, выполняемый декодером 164 QAM, обратного перемежителя 165 битов и декодером 166 LDPC, показанным на фиг.133.

На этапе S111, декодер QAM 164 выполняет ортогональную демодуляцию путем обратного перемежения символов (символа, отображенного на сигнальную точку), подаваемых из перемежителя 163 времени, и подает полученные в результате данные в обратный перемежитель 165 битов, и обработка переходит на этап S112.

На этапе S112, обратный перемежитель 165 битов выполняет обратное перемежение (обратное перемежение битов) символьных битов для символа, подаваемого из декодера 164 QAM, и обработка переходит на этап S113.

Другими словами, на этапе S112, в обратном перемежителе 165 битов мультиплексор 54 выполняет обработку обратной взаимной замены символьных битов для символа, подаваемого декодером 164 QAM, как цель, и подает кодовые биты для кода LDPC, полученного в результате этого, на обратный перемежитель 55 со скручиванием столбцов.

Обратный перемежитель 55 со скручиванием столбцов выполняет обратное перемежение со скручиванием столбцов для кода LDPC, подаваемого мультиплексором 54, как цель, и подает код LDPC, полученный в результате этого, на декодер 166 LDPC.

На этапе S113, декодер 166 LDPC выполняет декодирование LDPC кода LDPC, подаваемого из обратного перемежителя 55 со скручиванием столбцов, используя преобразованную матрицу проверки на четность, полученную путем, по меньшей мере, выполнения замены строки, соответствующей перемежению четности для матрицы Н проверки на четность, которую использует в процессе кодирования LDPC кодер 115 LDPC, показанный на фиг.8, и выводят данные, полученные в результате этого, на декодер 167 ВСН, как результат декодирования целевых данных LDPC.

Также, как показано на фиг.133, аналогично случаю по фиг.9, для удобства описания, хотя мультиплексор 54, выполняющий обратный процесс взаимной замены, и обратный перемежитель 55 со скручиванием столбцов, выполняющий обратное перемежение со скручиванием столбов, выполнены отдельно, мультиплексор 54 и обратный перемежитель 55 со скручиванием столбцов могут быть сконфигурированы интегрально.

Кроме того, в перемежителе 116 битов, показанном на фиг.9, в случае, когда перемежение со скручиванием столбцов не выполняют в обратном перемежителе 165 битов, показанном на фиг.133, обратный перемежитель 55 со скручиванием столбцом не является необходимым.

Далее будет дополнительно описано декодирование LDPC, выполняемое декодером 166 LDPC, представленным на фиг.132.

На декодере 166 LDPC, показанном на фиг.132, как описано выше, выполняют процесс обратной взаимной замены и обратное перемежение со скручиванием столбцов, используя обратный перемежитель 55 со скручиванием столбцов, и выполняют декодирование LDPC для кода LDPC, для которого не выполняют обратное перемежение четности, используя преобразованную матрицу проверки на четность, полученную в результате выполнения, по меньшей мере, замены строки, соответствующей перемежению четности для матрицы Н проверки на четность, используемой в процессе кодирования LDPC кодером 115 LDPC, показанным на фиг.8.

Здесь было предложено декодирование LDPC, которое позволяет уменьшить размеры схемы и исключает попадание рабочей частоты в диапазон, который может быть в достаточной степени воплощен, путем выполнения декодирования LDPC, используя преобразованную матрицу проверки на четность (например, см. Патент №4224777).

Таким образом, вначале, со ссылкой на фиг.135-138, будет описано декодирование LDPC с использованием предложенной преобразованной матрицы проверки на четность.

На фиг.135 показана схема, которая иллюстрирует пример матрицы Н проверки на четность кода LDPC, имеющего длину N кода 90 и скорость кодирования 2/3.

На фиг.135 (аналогично случаю фиг.136 и 137, которые будут описаны ниже), "0" представлен точкой (".").

В матрице Н проверки на четность, показанной на фиг.135, матрица четности имеет структуру лестницы.

На фиг.136 иллюстрируется матрица Н' проверки на четность, полученная в результате выполнения замены строки, в соответствии с Уравнением (11), и замены столбца, соответствии с Уравнением (12) для матрицы Н проверки на четность, представленной на фиг.135.

Уравнение (11)

Замена строки: (6s+1+1)-ый→(5t+s+1)-ый.

Уравнение (12)

Замена столбца: (6х+у+б1)-ый→(5у+х+61)-ый.

Здесь, в Уравнениях (11) и (12) s, t, x и у представляют собой целые числа, соответственно, в диапазоне от 0≤s<5, 0≤t<6, 0≤х<5 и 0≤1<6.

В соответствии с заменой строки по Уравнению (11), замену выполняют в состоянии, в котором первая, седьмая, 13-ая, 19-ая и 25-ая строки, имеющие остаток 1, в результате деления на 6, заменяют первую, вторую, третью, четвертую и пятые строки, соответственно, и вторая, восьмая, 14-ая, 20-ая и 26-ая строки, имеющие остаток 2, в результате деления на 6, заменяют шестую, седьмую, восьмую, девятую и десятую строки, соответственно.

Кроме того, в соответствии с заменой столбцов в Уравнении (12), замену выполняют в состоянии, в котором 61-ый, 67-ой, 73-ий, 79-ый и 85-ый столбцы, имеющие остаток в 1 в результате деления на 6, заменяют 61-ый, 62-ый, 63-ий, 64-ый и 65-ый столбцы, соответственно, и 62-ой, 68-ой, 74-ый, 80-ый и 86-ой, имеющие остаток 2 при делении на 6, заменяют 66-ой, 67-ой, 68-ой, 69-ый и 70-ый столбцы, соответственно, для 61-ого и последующих столбцов (матрица четности).

Таким образом, матрица, получаемая в результате выполнения замены строки и замены столбца для матрицы Н проверки на четность, представленной на фиг.135, представляет собой матрицу Н' проверки на четность, показанную на фиг.136.

Здесь, даже в случае, когда выполняют замену строки матрицы Н проверки на четность, это не влияет на размещение кодовых битов кода LDPC.

Кроме того, замена столбца, в соответствии с Уравнением (12), соответствует перемежению четности, при котором (К+qx+у+1)-ый кодовый бит перемежают в положении (К+Ру+х+1)-ого кодового бита, когда длина К информации равна 60, число Р единичных столбцов циклической структуры равно 5, и делитель q (=М/Р) длины М четности (здесь 30) равен 6.

Когда матрицу проверки на четность (ниже называемую преобразованной матрицей Н' проверки на четность, в соответствующих случаях), показанную на фиг.136, умножают на код LDPC матрицы Н проверки на четность (ниже называется исходной матрицей проверки на четность), показанной на фиг.135, для которой выполнили ту же замену, что и в Уравнении (12), выводят нулевой вектор. Другими словами, когда вектор строки, полученный в результате выполнения замены столбца, в соответствии с Уравнением (12) для вектора с строки, как код LDPC (одно кодовое слово) исходной матрицы Н проверки на четность обозначен как с', на основе свойства матрицы проверки на четность. HcT становится нулевым вектором, и, соответственно, становится очевидно, что H'c'T также становится нулевым вектором.

Как описано выше, преобразованная матрица Н' проверки на четность, показанная на фиг.136, представляет собой матрицу проверки на четность для кода с' LDPC, полученного в результате выполнения замены столбца в Уравнении (12) для кода с LDPC исходной матрицы Н проверки на четность.

В соответствии с этим, в результате выполнения замены столбца в Уравнении (12) для кода с LDPC исходной матрицы Н проверки на четность, декодирования (декодирования LDPC) кода с' LDPC после замены столбца, используя преобразованную матрицу Н' проверки на четность, показанную на фиг.136, и выполнения замены, обратной замене столбца в Уравнении (12), для результата декодирования, может быть получен результат декодирования, который является таким же, как и в случае, когда код LDPC исходной матрицы Н проверки на четность декодируют, используя матрицу Н проверки на четность.

На фиг.137 иллюстрируется преобразованная матрица Н' проверки на четность, показанная на фиг.136, которая была прорежена в единицах матриц 5×5.

На фиг.137 представлены преобразованная матрица Н' проверки на четность, как комбинация единичной матрицы 5×5, матрицы (ниже называется квазиединичной матрицей, соответствующим образом), полученной в результате установки одной или больше 1 единичной матрицы в ноль, матрицы (ниже называется матрицей со сдвигом, соответственно), полученной в результате циклического сдвига единичной матрицы или квазиединичной матрицы, суммы (ниже называется суммарной матрицей, соответственно) из двух или больше единичных матрицы, квазиединичной матрицы и матрицы со сдвигом, и O-матрицы 5×5.

Преобразованная матрица Н' проверки на четность, показанная на фиг.137, может рассматриваться, как составленная из единичных матриц 5×5, квазиединичных матриц, матриц со сдвигом, суммарных матриц и 0 матриц. Таким образом, ниже такие матрицы 5×5, составляющие преобразованную матрицу Н' проверки на четность, называются составляющими матрицами, соответственно.

Для декодирования кода LDPC матрицы проверки на четность, представленной как составляющая матрица Р×Р, может использоваться архитектура, в которой вычисление проверочного узла Р и вычисление переменного узла выполняют одновременно.

На фиг.138 показана блок-схема, которая иллюстрирует пример конфигурации устройства декодирования, которое выполняет такую обработку декодирования.

Другими словами, на фиг.138 представлен пример конфигурации устройства декодирования, декодирующего код LDPC, используя преобразованную матрицу Н' проверки на четность, показанную на фиг.137, полученную в результате выполнения, по меньшей мере, замены столбца по Уравнению (12) для оригинальной матрицы Н проверки на четность, показанной на фиг.135.

Устройство декодирования, показанное на фиг.138, выполнено на основе запоминающего устройства 300 сохранения данных ответвления, которое сформировано из шести FIFO 3001-3006, селектора 301, который выбирает один из FIFO 3001-3006, модуля 302 вычисления проверочного узла, двух цепей 303 и 308 циклического сдвига, запоминающего устройства 304 хранения данных ответвления, составленного из 18 FIFO 3041-30418, селектора 305, который выбирает один из FIFO 3041-30418, запоминающего устройства 306 данных приема, которое содержит принимаемые данные, модуля 307 вычисления переменного узла, модуля 309 вычисления декодированного слова, модуля 310 изменения компоновки данных приема и модуля 311 изменения компоновки данных декодирования.

Вначале будет описан способ сохранения данных в запоминающем устройстве 300 и 304 хранения данных ответвления.

Запоминающее устройство 300 хранения данных ответвления выполнено на основе шести FIFO 3001-3006, соответствующих числу, полученному путем деления числа 30 строк преобразованной матрицы проверки Н' на четность, показанной на фиг.137, на число 5 строк составляющей матрицы. FIFO 300у (у=1,2,…,6) составлено на основе областей хранения множества каскадов, и сообщения, соответствующих пяти ответвлениям, которые соответствуют количеству строк и количеству столбцов составляющей матрицы, можно считывать или записывать одновременно из/в область сохранения каждого каскада. Кроме того, количество каскадов в области 300у сохранения FIFO установлено равным 9, что представляет собой максимальное значение количества 1 (вес Хамминга) преобразованной матрицы проверки на четность, показанной на фиг.137 в направлении строки.

В FIFO 300i данные (сообщение vi, подаваемое из переменных узлов), соответствующие положениям 1 в первой строке - пятой строке преобразованной матрицы Н' проверки на четность, показанной на фиг.137, сохраняют в форме заполнения каждой строки в горизонтальном направлении (0 игнорируют). Другими словами, когда j-ая строка и i-ый столбец обозначены, как (j, i), в области сохранения первого каскада FIFO 3001, сохраняют данные, соответствующие положениям 1 единичной матрицы 5×5 от (1, 1) до (5, 5) преобразованной матрицы Н' проверки на четность. В области хранения второго каскада сохраняют данные, соответствующие положениям 1 в матрице со сдвигом (матрицы со сдвигом, полученной в результате циклического сдвига единичной матрицы 5×5 в сторону вправо на три), такой как (1,21)-(5,25) преобразованной матрицы Н' проверки на четность. Также в областях хранения с третьего по восьмой каскадов, аналогично, данные сохраняют в соответствии преобразованной матрицей Н' проверки на четность. В областях хранения девятого каскада сохраняют данные, соответствующие положениям 1 в матрице со сдвигом (матрица со сдвигом, полученная путем замены 1 в первой строке в единичной матрице 5×5,0, и циклического сдвига полученной в результате матрицы в левую сторону на единицу) для (1,86)-(5,90) преобразованной матрицы Н' проверки на четность.

В FIFO 3002 сохраняют данные, соответствующие положениям 1 в шестой строке - десятой строке преобразованной матрицы Н' проверки на четность, показанной на фиг.137. Другими словами, в области сохранения первого каскада FIFO 3002, сохраняют данные, соответствующие положениям 1 в первой матрице со сдвигом, составляющей суммарную матрицу (суммарная матрица, которая представляет собой сумму первой матрицы со сдвигом, полученной в результате циклического сдвига единичной матрицы 5×5 в правую сторону на единицу, и второй матрицы со сдвигом, полученной в результате циклического сдвига единичной матрицы в правую сторону на два) для (6,1)-(10,5) преобразованной матрицы Н' проверки на четность. Кроме того, в области хранения второго каскада сохраняют данные, соответствующие положениям 1 во второй матрице со сдвигом, составляющей суммарную матрицу (6,1)-(10,5) преобразованной матрицы Н' проверки на четность.

Другими словами, для составляющей матрицы, вес которой равен двум или больше, когда составляющая матрица представлена как сумма множества частей единичной матрицы Р×Р, вес которой равен 1, квазиединичную матрицу, в которой один или больше элементов 1 в единичной матрице установлен в 0, или матрицы со сдвигом, полученной в результате циклического сдвига единичной матрицы или квазиединичной матрицы, данные (сообщения, соответствующие ответвлениям, принадлежащим единичной матрице, квазиединичной матрице или матрице со сдвигом), соответствующие положениям 1 в единичной матрице с весом 1, квазиединичную матрицу или матрицу со сдвигом сохраняют по тому же адресу (в том же FIFO среди FIFO 3001-3006).

Впоследствии, также в областях сохранения с третьего по девятый каскадов, данные сохраняют в ассоциации с преобразованной матрицей Н' проверки на четность.

Кроме того, в FIFO 3003-3006, данные также сохраняют в ассоциации с преобразованной матрицей Н' проверки на четность.

Запоминающее устройство 304 хранения данных ответвления составлено из 18 FIFO 3041-30418, которые соответствуют числу, полученному путем деления количества столбцов преобразованной Н' матрицы четности, которое составляет 90, на 5, что представляет собой количество столбцов составляющей матрицы. FIFO 304х (х=1,2,…,18) составлено из областей хранения множества каскадов, и сообщения, соответствующие пяти ответвлениям, что соответствует количеству строк и количеству столбцов преобразованной составляющей матрицы H', могут быть считаны или записаны из/в область сохранения каждого каскада одновременно.

В FIFO 3041 данные (сообщения uj из проверочных узлов), соответствующие положениям 1 в первой строке - пятой строке преобразованной матрицы Н' проверки на четность, показанной на фиг.137, сохраняют в форме, заполняющей каждую строку в вертикальном направлении (0, игнорируют). Другими словами, в области хранения первого каскада FIFO 3041, сохраняют данные, соответствующие положениям 1 в единичной матрице 5×5 от (1,1) до (5,5) преобразованной матрицы Н' проверки на четность. В области хранения второго каскада сохраняют данные, соответствующие положениям 1 в первой матрице со сдвигом, составляющей суммарную матрицу (суммарную матрицу, которая представляет собой сумму первой матрицы со сдвигом, полученной в результате циклического сдвига единичной матрицы 5×5 в правую сторону на единицу, и второй матрицы со сдвигом, полученной в результате циклического сдвига единичной матрицы в правую строну на два), такой как (6,1)-(10,5) преобразованная матрица H' проверки на четность. Кроме того, в области хранения третьего каскада, сохраняют данные, соответствующие положениям 1 во второй матрице со сдвигом, составляющей суммарную матрицу (6,1)-(10,5) преобразованной матрицы Н' проверки на четность.

Другими словами, для составляющей матрицы, вес которой равен двум или больше, когда составляющая матрица представлена как сумма множества частей единичной матрицы Р×Р, вес которой равен 1, квазиединичную матрицу, в которой один или больше элементов 1 в единичной матрице установлен в 0, или матрицы со сдвигом, полученной в результате циклического сдвига единичной матрицы или квазиединичной матрицы, данные (сообщения, соответствующие ответвлениям, принадлежащим единичной матрице, квазиединичной матрице или матрице со сдвигом), соответствующие положениям 1 в единичной матрице с весом 1, квазиединичную матрицу или матрицу со сдвигом сохраняют по тому же адресу (в том же FIFO среди FIFO 3041-30418).

Впоследствии, также в областях хранения четвертого и пятого каскадов, данные сохраняют в ассоциации с преобразованной матрицей Н' проверки на четность. Количество каскадов области хранения FIFO 3041 установлено равным 5, что представляет собой максимальное значение количества 1 (вес Хамминга) в первом столбце - пятом столбце преобразованной матрицы Н' проверки на четность.

Также в FIFO 3042 и 3043, данные аналогично сохраняют в ассоциации с преобразованной матрицей Н' проверки на четность, и каждая длина (количество каскадов) равна 5. В FIFO 3044-30412, данные аналогично сохраняют в ассоциации с преобразованной матрицей Н' проверки на четность, и каждая длина равна 3. В FIFO 30413-30418 данные аналогично сохраняют в ассоциации с преобразованной матрицей Н' проверки на четность, и каждая длина равна 2.

Далее будет описана работа устройства декодирования, показанного на фиг.138.

Запоминающее устройство 300 хранения данных ответвления составлено из 6 FIFO 3001-3006 и выбирает FIFO для хранения данных среди FIFO 3001-3006 на основе информации (данных матрицы) D312 в строке преобразованной матрицы Н' проверки на четность, которой принадлежат пять сообщений D311, подаваемых из цепи 308 циклического сдвига предыдущего каскада, и последовательно сохраняют все пять сообщений D311 в выбранном FIFO. Кроме того, для считывания данных, запоминающее устройство 300 хранения данных ответвления последовательно считывает пять сообщений D3001 из FIFO 3001 и подает считанное сообщение в селектор 301 следующего каскада. После окончания считывания сообщений из FIFO 3001 запоминающее устройство 300 хранит данные ответвления, последовательно считывает сообщения также из FIFOs 3002-3006 и подает считанные сообщения в селектор 301.

Селектор 301 выбирает пять сообщений из FIFO, из которого считывает текущие данные среди FIFO 3001-3006, в соответствии с сигналом D301 выбора, и подает выбранные сообщения на модуль 302 вычисления проверочного узла, как сообщения D302.

Модуль 302 вычисления проверочного узла выполнен из пяти вычислителей 3021-3025 проверочного узла и выполняет вычисление проверочного узла на основе Уравнения (7), используя сообщения D302 (D3021-D3025) (сообщение vi, представленное в Уравнении (7)), подаваемые через селектор 301, и подает пять сообщений D303 (D3031-D3035) (сообщения uj, представленные в Уравнении (7)), полученных, как результат вычислений проверочного узла, в схему 303 циклического сдвига.

Схема 303 циклического сдвига выполняет циклический сдвиг пяти сообщений D3031-D3035, полученных модулем 302 вычисления проверочного узла, на основе информации (данных матрицы) D305 о количестве циклических сдвигов, выполненных для единичной матрицы, которая представляет собой исходную преобразованную матрицу Н' проверки на четность для соответствующего ответвления, и подает его результат в запоминающее устройство 304 сохранения данных ответвления, как сообщение D304.

Запоминающее устройство 304 хранения данных ответвления составлено из 18 FIFO 3041-30418, и выбирает FIFO для сохранения данных среди FIFO 3041-30418 на основе информации D305 в строке преобразованной матрицы Н' проверки на четность, которой принадлежат пять сообщений D304 из схемы 303 циклического сдвига предыдущего каскада, и последовательно сохраняет все пять сообщений D304 в выбранном FIFO. Кроме того, для считывания данных, запоминающее устройство 304 хранения данных ответвления последовательно считывает пять сообщений D3061 из FIFO 3041 и подает считанные сообщения в селектор 305 следующего каскада. После окончания считывания данных FIFO 3041, запоминающее устройство 304 хранения данных ответвления последовательно считывает сообщения также из FIFO 3042-30418 и подает считанные сообщения в селектор 305.

Селектор 305 выбирает пять сообщений из FIFO, из которого считывает текущие данные среди FIFO 3001-30018, в соответствии с сигналом D307 выбора, и подает выбранные сообщения на модуль 307 вычисления проверочного узла, как сообщения D302. Селектор выбирает пять сообщений из FIFO, от которого текущие данные читается из FIFOs 3041-30418 в соответствии с сигнал выбора D307 и подает выбранные сообщения на модуль 307 вычисления переменного узла и на модуль 309 вычисления декодированного слова, как сообщение D308.

В то же время, модуль 310 изменения компоновки данных приема изменяет компоновку кода D313 LDPC, принятого через канал связи, выполняя замену столбцов в соответствии с Уравнением (12), и подает полученные в результате данные в запоминающее устройство 306 данных приема, как данные D314 приема. Запоминающее устройство 306 данных приема вычисляет LLR (логарифмическое отношение правдоподобия) приема на основе данных D314 приема, подаваемых модулем 310 изменения компоновки данных приема, сохраняет LLR приема, и подает LLR приема вместе для каждых пяти приемов на модуль 307 вычисления переменного узла и модуль 309 вычисления декодированного слова, как значение D309 приема.

Модуль 307 вычисления переменного узла выполнен из пяти калькуляторов 3071-3075 переменного узла и выполняет вычисления переменного узла на основании Уравнения (1), используя сообщения D308 (D3081-D3085) (сообщение uj, представленное в Уравнении (1)), подаваемые через селектор 305, и пять значений D309 приема (значение u0i приема, представленное в Уравнении (1)) подаваемых из запоминающего устройства 306 данных приема, и подает сообщения D310 (D3101-D3105) (сообщение vi, представленное в Уравнении (1)), полученное как результаты вычислений, в схему 308 циклического сдвига.

Схема 308 циклического сдвига выполняет циклический сдвиг сообщений D3101-D3105, вычисленных модулем 307 вычисления переменного узла, на основе информации о количестве циклических сдвигов, выполненных для единичной матрицы, которая представляет собой исходную преобразованную матрицу Н' проверки на четность для соответствующего ответвления, и подает его результат в запоминающее устройство 300 хранения данных ответвления, как сообщение D311.

В результате выполнения описанных выше операций в одном цикле, может быть однократно выполнено декодирование кода LDPC. После того, как код LDPC будет декодирован заданное количество раз, устройство декодирования, показанное на фиг.138, получает конечный результат декодирования, используя модуль 309 вычисления декодируемого слова и модуль 311 изменения компоновки данных декодирования, и выводит результат.

Другими словами, модуль 309 вычисления декодируемого слова выполнен из пяти вычислителей 3091-3095 декодируемого слова, и вычисляет результат декодирования (декодируемое слово) на основе Уравнения (5), в качестве конечного этапа множества декодирований, используя пять сообщений D308 (D3081-D3085) (сообщение uj, представленное в Уравнении (5)), выводимое селектором 305, и пять значений D309 приема (значение u0i приема, представленное в Уравнении (5)), подаваемое из запоминающего устройства 306 данных приема, и подает декодируемые данные D315, полученные в результате этого, на модуль 311 изменения компоновки данных декодирования.

Модуль 311 изменения компоновки данных декодирования изменяет компоновку последовательности декодируемых данных D315, подаваемых модулем 309 вычисления декодируемого слова, как цель, выполняя обратную замену, состоящую в замене столбцов, представленную в Уравнении (12), для декодируемых данных, и выводит полученные в результате данные, как конечный результат D316 декодирования.

Как описано выше, в результате выполнения одной или обеих из замен строки и замен столбцов для матрицы проверки на четность (оригинальная матрица проверки на четность), матрицу проверки на четность преобразуют в комбинацию из единичной матрицы Р×Р квазиединичной матрицы, в которой один или больше элементов 1 в единичной матрице установлены в 0, матрицы со сдвигом, полученной в результате циклического сдвига единичной матрицы или квазиединичной матрицы, суммарной матрицы, которая представляет собой сумму множества матриц единичной матрицы, квазиединичной матрицы или матрицы со сдвигом и матрицы Р×Р 0. Другими словами, матрица проверки на четность (преобразованная матрица проверки на четность), которая может быть представлена, как комбинация составляющих матриц, и, соответственно, может использоваться архитектура, в которой Р вычислений узла проверки на четность и вычислений переменных узла могут быть выполнены одновременно при декодировании кода LDPC. В соответствии с этим, в результате одновременного выполнения Р вычислений узла, рабочая частота может быть подавленна в пределах диапазона выполнения, и, соответственно, может быть выполнено множество повторяющихся процессов декодирования.

Декодер 166 LDPC, который составляет устройство 12 приема, представленное на фиг.132, аналогично устройству декодирования, показанному на фиг.138, одновременно выполняет Р вычислений узла проверки и вычислений переменного узла, выполняя, таким образом, декодирование LDPC.

Для упрощения описания, когда матрица проверки на четность кода LDPC, выводимая кодером 115 LDPC, составляющим устройство 11 передачи данных, показанное на фиг.8, представляет собой, например, матрицу Н проверки на четность, показанную на фиг.135, в которой матрица четности имеет структуру лестницы, в перемежителе 23 четности устройства 11 передачи, перемежение четности, в котором (К+qx+у+1)-ый кодовый бит перемежают в положении (К+Ру+х+1)-ого кодового бита, выполняют с длиной К информации, установленной равной 60, количеством Р единичных столбцов циклической структуры установленным в 5, и делителем q (=М/Р) для длины М четности, установленным равным 6.

Поскольку такое перемежение четности, как описано выше, соответствует замене столбцов Уравнения (12), декодеру LDPC 166 не требуется выполнять замену столбцов в Уравнении (12).

В соответствии с этим, устройство 12 приема, показанное на фиг.132, как описано выше, выполняет обработку, которая аналогична обработке устройства декодирования, показанной на фиг.138, за исключением того, что код LDPC, для которого обратное перемежение четности не выполняется, то есть, код LDPC находится в состоянии, в котором была выполнена замена строк, в соответствии с Уравнением (12), подают на декодер 166 LDPC из обратного перемежителя 55 со скручиванием столбцов, и декодер 166 LDPC не выполняет замену столбцов, в соответствии с Уравнением (12).

Другими словами, на фиг.139 иллюстрируется пример конфигурации декодера 166 LDPC, показанного на фиг.132.

Как показано на фиг.139, декодер 166 LDPC выполнен аналогично устройству декодирования, представленному на фиг.138, за исключением того, что модуль 310 изменения компоновки данных приема, показанный на фиг.138, не установлен, и выполняют ту же обработку, что и в устройстве декодирования, показанном на фиг.138, за исключением того, что замену столбцов, в соответствии с Уравнением (12), не выполняют, и, таким образом, его описание здесь не будет представлено.

Как отмечено выше, поскольку декодер 166 LDPC может быть выполнен без размещения модуля 310 изменения компоновки данных приема, размеры схемы могут быть меньшими, чем в устройстве декодирования, показанном на фиг.138.

Для удобства описания, на фиг.135-139, в то время как длина N кода для кода LDPC установлена равной 90, длина К информации установлена равной 60, число Р (количество строк и количество столбцов составляющей матрицы) единичных столбцов циклической структуры установлено равным 5, и делитель q (=М/Р) длины М четности установлен равным 6, длина N кода, длина К информации, количество Р единичных столбцов циклической структуры, и делитель q (=М/Р) не ограничены значениями, описанными выше.

Другими словами, в устройстве 11 передачи, показанном на фиг.8, в то время как кодер 115 LDPC выводит, например, код LDPC, имеющий длину N кода, которая составляет одно из 64800, 16200 или 4320, длина К информации N-Pq (=N-М), количество Р единичных столбцов циклической структуры, которое составляет одно из 360, 72 или 60, делитель q равный М/Р, декодер 166 LDPC, показанный на фиг.39, также могут применяться для случая, когда декодирование LDPC выполняют для такого кода LDPC, как цель, путем одновременного выполнения Р вычислений проверочного узла и вычислений переменного узла.

На фиг.140 показана схема, которая иллюстрирует обработку мультиплексором 54, составляющего обратный перемежитель 165 битов, представленный на фиг.133.

Другими словами, в позиции А на фиг.140 показан пример функциональной конфигурации мультиплексора 54.

Мультиплексор 54 составлен из модуля 1001 обратной взаимной замены и запоминающего устройства 1002.

Мультиплексор 54, для символьных битов символа, подаваемого из декодера 164 QAM предыдущего этапа, выполняют обратный процесс взаимной замены (обратный процесс для процесса взаимной замены), соответствующий процессу взаимной замены, выполняемому демультиплексором 25 устройства 11 передачи, то есть, обратный процесс взаимной замены, в котором положения кодовых битов (символьных битов) кода LDPC, которые были взаимно заменены в процессе взаимной замены, возвращается в исходное положение, и код LDPC, полученный в результате этого, подают в обратный перемежитель 55 со скручиванием столбцов следующего этапа.

Другими словами, в мультиплексоре 54, символьные биты y0, y1, …, ymb-1 для mb битов символов b подают на модуль 1001 обратной взаимной замены в единицах (последовательных) b символов.

Модуль 1001 обратной взаимной замены выполняет обратную взаимную замену, в которой символьные биты y0-ymb-1 для mb битов возвращают в исходную компоновку кодовых битов b0, b1, …, bmb-1 (компоновка кодовых битов b0-bmb-1 перед взаимной заменой, выполненной модулем 32 взаимной замены, составляющим демультиплексор 25, расположенный на стороне устройстве 11) для исходных mb битов и выводит кодовые биты b0-bmb-1 из mb битов, полученных в результате этого.

Запоминающее устройство 1002, аналогично запоминающему устройству 31, составляющему демультиплексор 25 на стороне устройства 11 передачи, имеет емкость сохранения для сохранения mb битов в направлении строки (в горизонтальном направлении) и N/(mb) битов в направлении столбцов (в вертикальном направлении). Другими словами, запоминающее устройство 1002 выполнено из mb столбцов, содержащих N/(mb) биты.

Однако, в запоминающем устройстве 1002, кодовые биты для кода LDPC, выводимого модулем 1001 обратной взаимной замены, записывают в направлении, в котором считывают кодовые биты, подаваемые из запоминающего устройства 31 демультиплексора 25 устройства 11 передачи, и кодовые биты, записанные в запоминающее устройство 1002, считывают в направлении, в котором кодовые биты были записаны в запоминающее устройство 31.

Другими словами, в мультиплексоре 54 устройства 12 приема, как показано в позиции А на фиг.140, запись кодовых битов для кода LDPC, выводимого модулем 1001 обратной взаимной замены в единицах mb битов в направлении строки, последовательно выполняют от первой строки запоминающего устройства 1002 до нижних строк.

Затем, когда запись кодовых битов, соответствующих одной длине кода, заканчивается, мультиплексор 54 считывает кодовые биты из запоминающего устройства 1002 в направлении столбцов и подает считанные кодовые биты в обратный перемежитель 55 со скручиванием столбцов следующего этапа.

Здесь, в позиции В на фиг.140, показана схема, иллюстрирующая считывание кодовых битов из запоминающего устройства 1002.

В мультиплексоре 54, считывание кодовых битов кода LDPC с верхней стороны столбца, составляющего запоминающее устройство 1002 в направлении вниз (направление столбца), выполняют с левой стороны в направлении столбца, расположенного с правой стороны.

На фиг.141 показана схема, которая иллюстрирует процесс обратного перемежителя 55 со скручиванием столбцов, составляющего обратный перемежитель 165 битов, представленный на фиг.133.

Другими словами, на фиг.141 иллюстрируется пример конфигурации запоминающего устройства 1002 мультиплексора 54.

Запоминающее устройство 1002 имеет емкость памяти для сохранения mb битов в направлении столбцов (в вертикальном направлении) и N/(mb) битов в направлении строки (в горизонтальном направлении) и составлено из mb столбцов.

Обратный перемежитель 55 со скручиванием столбцов выполняет обратное перемежение со скручиванием столбцов, путем записи кодовых битов кода LDPC в запоминающее устройство 1002 в направлении строки и управления начальным положением записи для считывания кодовых битов в направлении столбца.

Другими словами, в обратный перемежитель 55 со скручиванием столбцов, путем соответствующего изменения положения начала записи, в котором начинается считывание кодовых битов для каждого одного из множества столбцов, выполняет процесс обратной сортировки, при котором компоновка кодовых битов, компоновка которых была изменена в результате перемежения со скручиванием столбцов, возвращается в исходную компоновку.

Здесь, на фиг.141, иллюстрируется пример конфигурации запоминающего устройства 1002 в случае, когда режим модуляции представляет собой 16 QAM и множитель b равен 1, как описано со ссылкой на фиг.24. В соответствии с этим, количество m битов одного символа составляет четыре бита, и запоминающее устройство 1002 составлено из 4 (=mb) столбцов.

Обратный перемежитель 55 со скручиванием столбцов, вместо мультиплексора 54, последовательно выполняет запись кодовых битов для кода LDPC, выводимых модулем 1001 взаимной замены в направлении строки от первой строки запоминающего устройства 1002 до нижних строк.

Затем, когда запись кодовых битов, соответствующих одной длине кода, будет закончена, обратный перемежитель 55 со скручиванием столбцов выполняет считывание кодовых битов с верхней стороны запоминающего устройства 1002 в направлении вниз (направление столбца) от левого столбца, в направлении столбца, расположенного с правой стороны.

Здесь обратный перемежитель 55 со скручиванием столбцов считывает кодовые биты из запоминающего устройства 1002 с положением начала записи, в котором перемежитель 24 со скручиванием столбцов, размещенный на стороне устройства 11 передачи, записывает кодовые биты, установленные, как положение начала считывания кодовых битов.

Другими словами, когда адрес положения ведущего (самого верхнего) каждого из столбцов равен 0, и адрес каждого положения в направлении столбца представлен, как целое число в порядке возрастания, в случае, когда режим модуляции представляет собой 16 QAM, и множитель b равен 1, в обратном перемежителе 55 со скручиванием столбцов, положение начала считывания установлено в положение с адресом 0 для самого левого столбца, положение начала считывания установлено в положение с адресом 2 для второго столбца (с левой стороны), положение начала считывания установлено в положение с адресом 4 для третьего столбца, и положение начала считывания установлено в положение с адресом 7 для четвертого столбца.

Для каждого столбца, имеющего другое положение начала считывания, чем положение с адресом 0, после того, как считывание кодовых битов будет выполнено вплоть до самого нижнего положения, положение считывания возвращают в ведущее (положение с адресом 0), и считывание выполняют вплоть до положения непосредственно перед положением начала считывания. После этого считывание выполняют для следующего столбца (правая сторона).

В результате выполнения перемежения со скручиванием столбцов, как описано выше, компоновка кодовых битов, которая была изменена в результате перемежения со скручиванием столбцов, возвращается в положение исходной компоновки.

На фиг.142 показана блок-схема, которая иллюстрирует другой пример конфигурации обратного перемежителя 165 битов, показанного на фиг.132.

На фигуре тем же самым номером ссылочной позиции обозначен участок, соответствующий случаю по фиг.133, и далее его описание не будет представлено, соответственно.

Конфигурация обратного перемежителя 165 бита, показанная на фиг.142 является такой же, как и в случае, представленном на фиг.133, за исключением того, что вновь установлен обратный перемежитель 1011 четности.

Как показано на фиг.142, обратный перемежитель 165 битов выполнен, как мультиплексор (MUX) 54, обратный перемежитель 55 со скручиванием столбцов и обратный перемежитель 1011 четности выполняют перемежение битов для кодовых битов кода LDPC, подаваемых из декодера 164 QAM.

Другими словами, мультиплексор 54, для кода LDPC, подаваемого из декодера 164 QAM, выполняет обратный процесс взаимной замены (обратный процесс для процесса взаимной замены), соответствующий процессу взаимной замены, выполняемому демультиплексором 25 устройства 11 передачи, то есть, обратный процесс взаимной замены, в котором положения кодовых битов, взаимная замена которых была выполнена в ходе процесса взаимной замены, возвращают в оригинальные положения и подают код LDPC, полученный в результате этого, в обратный перемежитель 55 со скручиванием столбцов.

Обратный перемежитель 55 со скручиванием столбцов для кода LDPC, подаваемого из мультиплексора 54, выполняет обратное перемежение со скручиванием столбцов, соответствующее перемежению со скручиванием столбцов, в качестве процесса изменения компоновки, выполняемого перемежителем 24 со скручиванием столбов устройства 11 передачи.

Код LDPC, полученный в результате обратного перемежения со скручиванием столбцов, подают из обратного перемежителя 55 со скручиванием столбцов в обратный перемежитель 1011 честности.

Обратный перемежитель 1011 четности кодовых битов после обратного перемежения со скручиванием столбцов, выполняемого обратным перемежителем 55 со скручиванием столбцов, выполняет обратное перемежение четности (обратный процесс для перемежения четности), соответствующее перемежению четности, выполняемому перемежителем 23 четности устройства 11 передачи, другими словами, обратное перемежение четности, в котором кодовые биты для кода LDPC, возвращаемые в результате перемежения четности, возвращают в исходную компоновку.

Код LDPC, полученный в результате обратного перемежения четности, подают из обратного перемежителя 1011 четности на декодер 166LDPC.

В соответствии с этим, обратный перемежитель 165 битов, показанный на фиг.142, подает на декодер 166 LDPC код LDPC, для которого была выполнена обработка обратной взаимной замены, обратного перемежения со скручиванием столбцов и обратного перемежения четности, то есть, код LDPC, полученный в результате кодирования LDPC, в соответствии с матрицей Н проверки на четность.

Декодер 166 LDPC выполняет декодирование LDPC кода LDPC, подаваемого из обратного перемежителя 165 битов, используя матрицу Н проверки на четность, используемую для кодера 115 LDPC устройства 11 передачи в процессе кодирования LDPC, или преобразует матрицу проверки на четность, полученную в результате выполнения, по меньшей мере, замены столбцов, соответствующей перемежению четности для матрицы Н проверки на четность, и выводит данные, полученные в результате этого, как результат декодирования целевых данных LDPC.

Здесь, на фиг.142, поскольку код LDPC, полученный в результате выполнения кодирования LDPC, в соответствии с матрицей Н проверки на четность, подают из обратного перемежителя 165 битов (его обратного перемежителя 1011 четности) на декодер 166 LDPC, в случае, когда декодирование LDPC кода LDPC выполняют, используя матрицу Н проверки на четность, используемую кодером 115 LDPC устройства 11 передачи в процессе кодирования LDPC, декодер 166 LDPC, например, может быть выполнен на основе устройства декодирования, которое выполняет декодирования LDPC, в соответствии с полным последовательным режимом декодирования, в котором вычисление сообщений (сообщения проверочного узла и сообщения переменного узла) последовательно выполняют для каждого узла или устройства декодирования, которое выполняет декодирование DPC, в соответствии с полным параллельным режимом декодирования, в котором вычисление сообщений выполняется одновременно (параллельно) для всех узлов.

Кроме того, на декодере 166 LDPC, в случае, когда декодирование LDPC кода LDPC выполняют, используя преобразованную матрицу проверки на четность, полученную в результате выполнения, по меньшей мере, замены столбцов, соответствующих перемежению четности для матрицы Н проверки на четность, используемой кодером 115 LDPC устройства 11 передачи в процессе кодирования LDPC, декодер 166 LDPC может быть выполнен на основе устройства декодирования, которое имеет архитектуру, в которой Р (или делитель Р, отличный от единицы) вычислений проверочного узла и вычислений переменного узла выполняют одновременно, и устройство декодирования (фиг.138), которое включает в себя модуль 310 изменения компоновки данных приема, изменяет компоновку кодовых битов кода LDPC, выполняя замену столбцов, такую как замена столбцов, используемая для получения преобразованной матрицы проверки на четность для кода LDPC.

На фиг.142, для удобства описания, в то время как мультиплексор 54, выполняющий процесс обратной взаимной замены, обратный перемежитель 55 со скручиванием столбцов, выполняющий обратное перемежение со скручиванием столбцов, и обратный перемежитель 1011 четности, выполняющий обратное перемежение честности, выполнены как отдельные блоки, два или больше из мультиплексора 54, обратного перемежителя 55 со скручиванием столбцов и обратного 1011 перемежителя четности, аналогично перемежителю 23 четности, перемежителю 24 со скручиванием столбцов и демультиплексору 25 устройства 11 передачи, могут быть составлены совместно.

Пример конфигурации системы приема

На фиг.143 показана блок-схема, которая иллюстрирует первый пример конфигурации системы приема, в которой может применяться устройство 12 приема.

Как показано на фиг.143, система приема выполнена на основе модуля 1101 получения, модуля 1102 обработки декодирования канала передачи и модуля 1103 обработки декодирования источника информации.

Модуль 1101 получения получает сигнал, включающий в себя код LDPC, который может быть получен путем выполнения, по меньшей мере, кодирования LDPC целевых данных LDPC, таких, как видеоданные и аудиоданные программы, через канал передачи, который не показан на чертеже, такой как наземная цифровая широковещательная передача, спутниковая цифровая широковещательная передача, сеть CATV, Интернет или другие сети, и подает этот сигнал на модуль 1102 обработки декодирования канала передачи.

Здесь, в случае, когда сигнал, полученный модулем 1101 получения, передают, например, в режиме широковещательной передачи через наземную волну, спутниковую волну, сеть CATV (Кабельное телевидение) и т.п. от станции широковещательной передачи, модуль 1101 получения составлен из тюнера, STB (телевизионной приставки) и т.п. С другой стороны, в случае, когда сигнал, получаемый модулем 1101 получения передают, например, путем многоадресной передачи от веб-сервера, такого как IPTV (Телевидение по протоколу Интернет), модуль 11 получения, например, составлен из сетевого I/F (интерфейса), такого как NIC (карта сетевого интерфейса).

Модуль 1102 обработки декодирования канала передачи соответствует устройству 12 приема. Модуль 1102 обработки декодирования канала передачи выполняет обработку декодирования канала передачи, включающей в себя, по меньшей мере, обработку коррекции ошибки, возникающей в канале передачи, для сигнала, полученного модулем 1101 получения через канал передачи, и подает сигнал, полученный в результате этого, на модуль 1103 обработки декодирования источника информации.

Другими словами, сигнал, полученный модулем 1101 получения через канал передачи, представляет собой сигнал, который получают путем выполнения, по меньшей мере, кодирования с коррекцией ошибок для коррекции ошибки, возникающей в канале передачи, и модуль 1102 обработки декодирования канала передачи выполняет процесс декодирования канала передачи, такой как процесс коррекции ошибок для сигнала.

Здесь, в качестве кодирования с коррекцией ошибок, например, используется кодирование LDPC и кодирование ВСН. Здесь, в качестве кодирования с коррекцией ошибок выполняют, по меньшей мере, кодирование LDPC.

Кроме того, в процесс декодирования канала передачи, может быть включена демодуляция модулированного сигнала и т.п.

Модуль 1103 обработки декодирования источника информации выполняет процесс декодирования источника информации, включающий в себя, по меньшей мере, процесс распаковки сжатой информации в исходную информацию для сигнала, для которого был выполнен процесс декодирования канала передачи.

Другими словами, кодирование со сжатием сжатой информации может быть выполнено для сигнала, получаемого модулем 1101 получения через канал передачи, для уменьшения количества данных, таких как видео- или аудиоданные, как информации, и, в таком случае, модуль 1103 обработки декодирования источника информации выполняет процесс декодирования источника информации, такой как процесс распаковки сжатой информации в исходную информацию (процесс распаковки) для сигнала, для которого был выполнен процесс декодирования канала передачи.

Кроме того, в случае, когда кодирование сжатия не было выполнено для сигнала, полученного модулем 1101 получения через канал передачи, модуль 1103 обработки декодирования источника информации не выполняет процесс распаковки сжатой информации в исходную информацию.

Здесь, в качестве процесса распаковки, например, используется декодирование MPEG и т.п. Кроме того, в процесс декодирования канала передачи, может быть включено дескремблирование и т.п., которое отличается от процесса распаковки.

В системе приема, составленной, как описано выше, кодирование сжатия, такое как кодирование MPEG, выполняют для данных, таких как видео- или аудиоданные, и сигнал, для которого было выполнено кодирование с коррекцией ошибок, такое как кодирование LDPC, получают с помощью модуля 1101 получения через канал передачи и подают на модуль 1102 обработки декодирования канала передачи.

В модуле 1102 обработки декодирования канала передачи, для сигнала, подаваемого из модуля 1101 получения, выполняют, например, процесс, аналогичный выполняемому модулем 51 ортогональной демодуляции, декодером 164 QAM, обратным перемежителем 165 битов и декодером 166 LDPC (или декодером 166 LDPC), как процесс декодирования канала передачи, и сигнал, полученный в результате этого, подают на модуль 1103 обработки декодирования источника информации.

Модуль 1103 обработки декодирования источника информации выполняет процесс декодирования источника информации, такой как декодирование MPEG, для сигнала, подаваемого от модуля 1102 обработки декодирования канала передачи, и выводит видео- или аудиоданные, полученные в результате этого.

Система приема, показанная на фиг.143, как описано выше, например, может применяться в телевизионном тюнере, который принимает телевизионную широковещательную передачу, как цифровую широковещательную передачу, и т.п.

Кроме того, модуль 1101 получения, модуль 1102 обработки декодирования канала передачи, и модуль 1103 обработки декодирования источника информации может, соответственно, быть выполнен, как одно независимое устройство аппаратного средства (1C (интегральная схема) и т.п.) или программный модуль).

Кроме того, что касается модуля 1101 получения, модуль 1102 обработки декодирования канала передачи и модуль 1103 обработки декодирования источника информации, набор из модуля 1101 получения и модуля 1102 обработки декодирования канала передачи, набор из модуля 1102 обработки декодирования канала передачи и модуля 1103 обработки декодирования источника информации или набор из модуля 1101 получения, модуля 1102 обработки декодирования канала передачи и модуля 1103 обработки декодирования источника информации, могут быть выполнены, как одно независимое устройство.

На фиг.144 показана блок-схема, которая иллюстрирует второй пример конфигурации системы приема, в которой может применяться устройство 12 приема.

На фигуре те же номера ссылочных позиций присвоены для узла, соответствующего случаю, представленному на фиг.143, и его описание не будет представлено, соответственно.

Система приема, показанная на фиг.144, включает в себя модуль 1101 получения, модуль 1102 обработки декодирования канала передачи и модуль 1103 обработки декодирования источника информации, которые являются такими же, как и в случае, показанном на фиг.143, и выходной модуль 1111 вновь установлен здесь, что отличается от случая, показанного на фиг.143.

Выходной модуль 1111, например, представляет собой устройство отображения, отображающее видеоизображение, или громкоговоритель, выводящий звук, и выводит видеоизображение, звук и т.п. как сигнал, выводимый из модуля 1103 обработки декодирования источника информации. Другими словами, выходной модуль 1111 отображает изображение или выводит звук.

Система приема, показанная на фиг.144, как описано выше, например, может применяться для TV (телевизионного приемника), принимающего телевизионную широковещательную передачу, как цифровую широковещательную передачу, или для радиоприемника, принимающего широковещательную радиопередачу, и т.п.

Кроме того, в случае, когда кодирование со сжатием не выполняют для сигнала, получаемого модулем 1101 получения, сигнал, выводимый модулем 1102 обработки декодирования канала передачи, подают в модуль 1111 вывода.

На фиг.145 показана блок-схема, которая иллюстрирует третий пример конфигурации системы приема, в которой может применяться устройство 12 приема.

На фигуре тот же номер ссылочной позиции присвоен для участка, соответствующему случаю, показанному на фиг.143, и его описание не будет представлено здесь, соответственно.

Система приема, показанная на фиг.145, включает в себя модуль 1101 получения и модуль 1102 обработки декодирования канала передачи, которые являются такими же, как и в случае, показанном на фиг.143.

Однако, в системе приема, показанной на фиг.145, модуль 1103 обработки декодирования источника информации не представлен, но вновь установлен модуль 1121 записи, который отличается от случая, показанного на фиг.143.

Модуль 1121 записи записывает (сохраняет) сигнал (например, пакет TS для TS MPEG), выводимый модулем 1102 обработки декодирования канала передачи, на носитель записи (сохранения), такой как оптический диск, жесткий диск (магнитный диск), или запоминающее устройство типа флэш.

Система приема, показанная на фиг.145, описанной выше, может применяться в устройстве записи, которое записывает телевизионную широковещательную передачу и т.п.

Кроме того, на фиг.145, система приема может быть выполнена так, что она включает в себя модуль 1103 обработки декодирования источника информации, и сигнал, для которого процесс декодирования источника информации был выполнен модулем 1103 обработки декодирования источника информации, другими словами, изображение или аудиоданные, полученные в результате декодирования, могут быть записаны в модуле 1121 записи.

Компьютер в соответствии с вариантом осуществления

Далее описанная выше последовательность обработки может быть выполнена либо с использованием аппаратных средств или с использованием программных средств. В случае, когда последовательность обработки выполняется в программных средствах, программу, составляющую программное обеспечение, устанавливают в компьютер общего назначения и т.п.

На фиг.146 иллюстрируется пример конфигурации компьютера в соответствии с вариантом осуществления, в котором установлена программа, выполняющая описанную выше последовательность обработки.

Программа может быть заранее записана на жестком диске 705 или в ROM 703, в качестве носителя записи, встроенного в компьютер.

В качестве альтернативы, программа может быть сохранена (записана) временно или постоянно на съемном носителе 711 записи, таком как гибкий диск, CD-ROM (постоянное запоминающее устройство на компакт-диске), МО (магнитооптический) диск, DVD (цифровой универсальный диск), магнитный диск или полупроводниковое запоминающее устройство. Такой съемный носитель 711 записи может быть предоставлен, как, так называемое, упакованное программное обеспечение.

Кроме того, вместо установки программы в компьютер со съемного носителя 711 записи, как описано выше, программа может быть передана в компьютер по беспроводному каналу с сайта загрузки через спутник, используемый для цифровой спутниковой широковещательной передачи, или может быть передана в компьютер по проводам через сеть, такую как локальная вычислительная сеть (LAN) или Интернет, и в компьютере программа, переданная, как описано выше, может быть принята модулем 708 связи и установлена на встроенный жесткий диск 705.

Компьютер включает в себя CPU (центральное процессорное устройство) 702. Интерфейс 710 ввода-вывода соединен с CPU 702 через шину 701, и когда инструкцию пользователя вводят через интерфейс 710 ввода-вывода, выполняя операции с модулем 707 ввода, который выполнен на основе клавиатуры, "мыши", микрофона и т.п., CPU 702 выполняет программу, которая сохранена в ROM (постоянное запоминающее устройство) 703, в соответствии с инструкцией. В качестве альтернативы, CPU 702 загружает программу, хранящуюся на жестком диске 705, программу, которая была передана со спутника или через сеть, принята с помощью модуля 708 передачи данных и установлена на жесткий диск 705, или программу, считанную со съемного носителя 711 записи, загруженного в привод 709, и установленную на жесткий диск 705, в RAM (оперативное запоминающее устройство) 704 и выполняют программу. Таким образом, CPV 702 выполняет обработку в соответствии с описанной выше блок-схемой последовательности операций, или обработку, выполняемую на основе описанной выше конфигурации блок-схем. Затем, в соответствии с необходимостью, CPV 702 выводит результат обработки, например, из модуля 706 вывода, выполненного на основе LCD (жидкокристаллического дисплея), громкоговорителя и т.п. через интерфейс 710 ввода-вывода, передает результат обработки из модуля 708 связи, или записывает результат обработки на жесткий диск 705.

Здесь, в настоящем описании, этапы обработки, описывающие программу, используемую для обеспечения выполнения компьютером различной обработки, не обязательно должны быть выполнены во временной последовательности, в соответствии с последовательностью, описанной в блок-схеме последовательности операций, и здесь включен процесс (например, параллельный процесс или процесс с использованием объекта), который выполняется параллельно или по отдельности.

Кроме того, программа может быть обработана одним компьютером или может быть обработана множеством компьютеров распределенным образом. Кроме того, программа может быть передана на удаленный компьютер и выполнена.

Кроме того, вариант осуществления настоящего изобретения не ограничен описанными выше вариантами осуществления, и различные изменения могут быть выполнены в нем в пределах, которые не выходят за пределы концепции настоящего изобретения.

Другими словами, код LDPC (его таблица исходного значения матрицы проверки на четность), используемый в цифровой широковещательной передаче, специально используемой для мобильных оконечных устройств и т.п., как описано выше, может использоваться для цифровой широковещательной передачи, специально используемой для фиксированных оконечных устройств и т.п.

Список номеров ссылочных позиций

11 Устройство передачи

12 Устройство приема

23 Перемежитель четности

24 Перемежитель со скручиванием столбцов

25 Демультиплексор

31 Запоминающее устройство

32 Модуль взаимной замены

54 Мультиплексор

55 Перемежитель со скручиванием столбцов

111 Блок адаптации режима /мультиплексор

112 Заполнитель

113 Скремблер ВВ

114 Кодер ВСН

115 Кодер LDPC

116 Перемежитель битов

117 Кодер QAM

118 Перемежитель по времени

119 Кодер М180/М1МО

120 Перемежитель частоты

121 Кодер ВСН

122 Кодер LDPC

123 Кодер QAM

124 Перемежитель частоты

131 модуль построения фрейма/выделения ресурсов

132 Модуль генерирования OFDM

151 Модуль обработки OFDM

152 Модуль управления фреймом

153 Обратный Перемежитель частоты

154 Декодер QAM

155 Декодер LDPC

156 Декодер ВСН

161 Обратный Перемежитель частоты

162 Декодер MISO/MIMO

163 Обратный Перемежитель по времени

164 Декодер QAM

165 Обратный Перемежитель битов

166 Декодер LDPC

167 Декодер ВСН

168 Дескремблер ВВ

169 Модуль удаления нуля

170 Демультиплексор

300 Запоминающее устройство хранения данных ответвления

301 Селектор

302 Модуль вычисления проверочного узла

303 Схема циклического сдвига

304 Запоминающее устройство хранения данных ответвления

305 Селектор

306 Запоминающее устройство данных приема

307 Модуль вычисления переменного узла

308 Схема циклического сдвига

309 Модуль вычисления декодируемого слова

310 Модуль изменения компоновки данных приема

311 Модуль изменения компоновки декодированных данных

601 Модуль обработки кодирования

602 Модуль хранения

611 Модуль установки скорости кодирования

612 Модуль считывания таблицы исходного значения

613 Модуль генерирования матрицы проверки на четность

614 Модуль считывания информационного бита

615 Модуль вычисления честности кодирования

616 Модуль управления

701 Шина

702 ЦПУ

703 ROM

704 RAM

705 Жесткий диск

706 Модуль вывода

707 Модуль ввода

708 Модуль связи

709 Привод

710 Интерфейс ввода-вывода

711 Съемный носитель записи

1001 Модуль обратной взаимной замены

1002 Запоминающее устройство

1011 Обратный перемежитель четности

1101 Модуль получения

1101 Модуль обработки декодирования канала передачи

1103 Модуль обработки декодирования источника информации

1111 Модуль вывода

1121 Модуль записи

1. Устройство обработки данных для кодирования битов информации, содержащее:
модуль кодирования, выполненный с возможностью, на основе матрицы проверки на четность, кодирования битов информации в код с низкой плотностью проверок четности (LDPC), имеющий длину кода 4320 битов при скорости кодирования 1/2,
при этом матрица проверки на четность включает в себя информационную матрицу и матрицу четности,
причем информационная матрица представлена таблицей исходного значения матрицы проверки на четность, представляющей положения элементов 1 информационной матрицы, а
таблица исходного значения матрицы проверки на четность включает в себя следующую таблицу:
142 150 213 247 507 538 578 828 969 1042 1107 1315 1509 1584 1612 1781 1934 2106 2117
3 17 20 31 97 466 571 580 842 983 1152 1226 1261 1392 1413 1465 1480 2047 2125
49 169 258 548 582 839 873 881 931 995 1145 1209 1639 1654 1776 1826 1865 1906 1956
148 393 396 486 568 806 909 965 1203 1256 1306 1371 1402 1534 1664 1736 1844 1947 2055
185 191 263 290 384 769 981 1071 1202 1357 1554 1723 1769 1815 1842 1880 1910 1926 1991
424 444 923 1679
91 436 535 978
362 677 821 1695
1117 1392 1454 2030
35 840 1477 2152
1061 1202 1836 1879
242 286 1140 1538
111 240 481 760
59 1268 1899 2144
737 1299 1395 2072
34 288 810 1903
232 1013 1365 1729
410 783 1066 1187
113 885 1423 1560
760 909 1475 2048
68 254 420 1867
283 325 334 970
168 321 479 554
378 836 1913 1928
101 238 964 1393
304 460 1497 1588
151 192 1075 1614
297 313 677 1303
329 447 1348 1832
582 831 984 1900

2. Способ кодирования битов информации, содержащий этапы, на которых:
кодируют биты информации в код с низкой плотностью проверок четности (LDPC), имеющий длину кода 4320 битов при скорости кодирования 1/2,
при этом матрица проверки на четность включает в себя информационную матрицу и матрицу четности,
причем информационная матрица представлена таблицей исходного значения матрицы проверки на четность, представляющей положения элементов 1 информационной матрицы, а
таблица исходного значения матрицы проверки на четность включает в себя следующую таблицу:
142 150 213 247 507 538 578 828 969 1042 1107 1315 1509 1584 1612 1781 1934 2106 2117
3 17 20 31 97 466 571 580 842 983 1152 1226 1261 1392 1413 1465 1480 2047 2125
49 169 258 548 582 839 873 881 931 995 1145 1209 1639 1654 1776 1826 1865 1906 1956
148 393 396 486 568 806 909 965 1203 1256 1306 1371 1402 1534 1664 1736 1844 1947 2055
185 191 263 290 384 769 981 1071 1202 1357 1554 1723 1769 1815 1842 1880 1910 1926 1991
424 444 923 1679
91 436 535 978
362 677 821 1695
1117 1392 1454 2030
35 840 1477 2152
1061 1202 1836 1879
242 286 1140 1538
111 240 481 760
59 1268 1899 2144
737 1299 1395 2072
34 288 810 1903
232 1013 1365 1729
410 783 1066 1187
113 885 1423 1560
760 909 1475 2048
68 254 420 1867
283 325 334 970
168 321 479 554
378 836 1913 1928
101 238 964 1393
304 460 1497 1588
151 192 1075 1614
297 313 677 1303
329 447 1348 1832
582 831 984 1900

3. Устройство обработки данных для декодирования кода с низкой плотностью проверок четности (LDPC), содержащее:
модуль декодирования, выполненный с возможностью декодирования, на основе матрицы проверки на четность, кода LDPC, имеющего длину кода 4320 битов при скорости кодирования 1/2, в биты информации,
при этом матрица проверки на четность включает в себя информационную матрицу и матрицу четности,
причем информационная матрица представлена таблицей исходного значения матрицы проверки на четность, представляющей положения элементов 1 информационной матрицы, а
таблица исходного значения матрицы проверки на четность включает в себя следующую таблицу:
142 150 213 247 507 538 578 828 969 1042 1107 1315 1509 1584 1612 1781 1934 2106 2117
3 17 20 31 97 466 571 580 842 983 1152 1226 1261 1392 1413 1465 1480 2047 2125
49 169 258 548 582 839 873 881 931 995 1145 1209 1639 1654 1776 1826 1865 1906 1956
148 393 396 486 568 806 909 965 1203 1256 1306 1371 1402 1534 1664 1736 1844 1947 2055
185 191 263 290 384 769 981 1071 1202 1357 1554 1723 1769 1815 1842 1880 1910 1926 1991
424 444 923 1679
91 436 535 978
362 677 821 1695
1117 1392 1454 2030
35 840 1477 2152
1061 1202 1836 1879
242 286 1140 1538
111 240 481 760
59 1268 1899 2144
737 1299 1395 2072
34 288 810 1903
232 1013 1365 1729
410 783 1066 1187
113 885 1423 1560
760 909 1475 2048
68 254 420 1867
283 325 334 970
168 321 479 554
378 836 1913 1928
101 238 964 1393
304 460 1497 1588
151 192 1075 1614
297 313 677 1303
329 447 1348 1832
582 831 984 1900

4. Устройство обработки данных по п.3, включающее в себя:
обратный перемежитель четности, выполненный с возможностью обратного перемежения только битов четности кода LDPC.

5. Устройство обработки данных по п.3, включающее в себя;
модуль хранения для хранения кода LDPC во множестве столбцов;
обратный перемежитель скручивания столбцов, выполненный с возможностью обратного перемежения сохраненных, во множестве столбцов, данных в направлении столбцов.

6. Устройство обработки данных по п.3,
в котором столбец 2+360×(i-1) матрицы проверки на четность является циклически сдвинутым столбцом 1+360×(i-1) посредством М/360 (=q) (i - номер столбца в матрице проверки на четность, М - длина четности).

7. Способ обработки данных для декодирования кода с низкой плотностью проверок четности (LDPC), содержащий:
этап декодирования, на котором, на основе матрицы проверки на четность, декодируют код LDPC, имеющий длину кода 4320 битов при скорости кодирования 1/2,
при этом матрица проверки на четность включает в себя информационную матрицу и матрицу четности,
причем информационная матрица представлена таблицей исходного значения матрицы проверки на четность, представляющей положения элементов 1 информационной матрицы, а
таблица исходного значения матрицы проверки на четность включает в себя следующую таблицу:
142 150 213 247 507 538 578 828 969 1042 1107 1315 1509 1584 1612 1781 1934 2106 2117
3 17 20 31 97 466 571 580 842 983 1152 1226 1261 1392 1413 1465 1480 2047 2125
49 169 258 548 582 839 873 881 931 995 1145 1209 1639 1654 1776 1826 1865 1906 1956
148 393 396 486 568 806 909 965 1203 1256 1306 1371 1402 1534 1664 1736 1844 1947 2055
185 191 263 290 384 769 981 1071 1202 1357 1554 1723 1769 1815 1842 1880 1910 1926 1991
424 444 923 1679
91 436 535 978
362 677 821 1695
1117 1392 1454 2030
35 840 1477 2152
1061 1202 1836 1879
242 286 1140 1538
111 240 481 760
59 1268 1899 2144
737 1299 1395 2072
34 288 810 1903
232 1013 1365 1729
410 783 1066 1187
113 885 1423 1560
760 909 1475 2048
68 254 420 1867
283 325 334 970
168 321 479 554
378 836 1913 1928
101 238 964 1393
304 460 1497 1588
151 192 1075 1614
297 313 677 1303
329 447 1348 1832
582 831 984 1900



 

Похожие патенты:

Изобретение относится к системе связи, использующей коды Контроля Четности с Низкой Плотностью (Low-Density Parity-Check, LDPC). Техническим результатом является повышение производительности канального декодирования в системе связи, где применяются LDPC-коды.

Изобретение относится к области телемеханики, автоматики и вычислительной техники и предназначено для использования в устройствах хранения и передачи информации.

Изобретение относится к области телемеханики, автоматики и вычислительной техники и может быть использовано в устройствах хранения и передачи информации. Техническим результатом является повышение отказоустойчивости устройства за счет коррекции ошибок в двух байтах информации.

Изобретение относится к вычислительной технике. Технический результат заключается в обеспечении повышенной способности к коррекции ошибок.

Изобретение относится к вычислительной технике. Технический результат заключается в снижении вероятности ошибки декодирования сигналов.

Изобретение относится к системе связи, в которой используются коды контроля четности с низкой плотностью (LDPC). Техническим результатом является повышение производительности канального кодирования/декодирования с применением LDPC-кодов.

Изобретение относится к системе связи, использующей коду Контроля Четности с Низкой Плотностью (Low-Density Parity-Check, LDPC), в частности к устройству и способу канального кодирования/декодирования для генерации LDPC-кодов с разными длинами кодового слова и разными скоростями кодирования из LDPC-кода, заданного в модуляции высшего порядка.

Изобретение относится к передаче цифровой информации, а именно к способам декодирования сигналов с использованием параллельного каскадного кода проверки на четность с низкой плотностью.

Изобретение относится к системе связи, использующей коды Контроля Четности с Низкой Плотностью (Low-Density Parity-Check, LDPC), и, в частности, к устройству и способу канального кодирования/декодирования для генерации LDPC-кодов с разными длинами кодового слова и разными скоростями кодирования из LDPC-кода, заданного в модуляции высшего порядка.

Изобретение относится к передаче данных и предназначено для отображения и обратного отображения сигнала в системе, использующей код с малой плотностью проверок на четность (LDPC). Технический результат - минимизация вероятности ошибок символа QAM. В данном способе биты LDPC-кодового слова записываются по столбцам и считываются по строкам, подпотоки генерируются посредством демультиплексирования считанных битов с использованием схемы демультиплексирования, и биты, включенные в каждый из подпотоков, отображаются в символы в группе сигналов, при этом схема демультиплексирования определяется в соответствии со схемой модуляции, используемой в передатчике сигналов, длиной LDPC-кодового слова и числом подпотоков. 4 н. и 8 з.п. ф-лы, 22 ил.
Наверх