Динамический логический элемент и-или

Изобретение относится к области вычислительной техники и может быть использовано для реализации каскадных логических устройств конвейерного типа. Технический результат заключается в упрощении конструкции динамического логического элемента. Технический результат достигается за счет того, что динамический логический элемент И-ИЛИ содержит тактовый 1, предзарядовый 2 и логический 3 транзисторы p-типа, тактовый 4 транзистор n-типа и логический блок 5, содержащий ключевые цепи 6, каждая из которых состоит из последовательно соединенных транзисторов n-типа, логические входы 7 элемента, выход 8 логического блока 5, тактовую шину 9, к которой подключен также затвор тактового транзистора 4 n-типа, выход 10 элемента и противофазную тактовую шину 11. 1 ил.

 

Изобретение относится к области вычислительной техники и может быть использовано для реализации каскадных логических устройств конвейерного типа.

Известен тактируемый логический элемент с функцией И-ИЛИ на КМДП транзисторах (Патент РФ №2368072, от 24.03.2008, МКИ H03K 19/01). В нем используются логический блок в виде ключевых цепей на транзисторах n-типа, тактовый, предзарядовый и логический транзисторы p-типа и тактовый транзистор n-типа Недостаток этого устройства - избыточная потребляемая мощность при переключении элемента в состояние логической 1 в следствие тока, протекающего через открытый предзарядовый транзистор p-типа. Наиболее близким техническим решением к предлагаемому является тактируемый логический элемент И-ИЛИ (Патент РФ №2515702, от 18.3.2014, МКИ H03K 19/20). Это устройство, принятое за прототип, содержит логический блок в виде ключевых цепей на транзисторах n-типа, тактовый, предзарядовый и логический транзисторы p-типа и тактовый транзистор n-типа. Недостаток этого устройства - избыточная сложность, как следствие наличия двух шин питания и двух тактовых шин.

Техническим результатом изобретения является упрощение устройства. Технический результат достигается тем, что динамический логический элемент И-ИЛИ, содержит тактовый, предзарядовый и логический транзисторы p-типа, тактовый транзистор n-типа и логический блок, содержащий ключевые цепи, включенные параллельно между выходом логического блока и тактовой шиной, к которой подключен также затвор тактового транзистора n-типа, каждая ключевая цепь состоит из последовательно соединенных транзисторов n-типа, затворы которых подключены к логическим входам элемента, логический транзистор p-типа, затвор которого соединен с выходом логического блока, включен между выходом элемента и противофазной тактовой шиной, тактовый транзистор p-типа, затвор которого соединен с противофазной тактовой шиной, включен последовательно с предзарядовым транзистором p-типа, затвор которого соединен с выходом элемента, а соединенные последовательно предзарядовый и тактовый транзисторы p-типа включены между выходом логического блока и тактовой шиной, а тактовый транзистор n-типа включен между выходом элемента и противофазной тактовой шиной.

Существенными отличительными признаками в указанной совокупности признаков является включение соединенных последовательно предзарядового и тактового транзисторов p-типа между выходом логического блока и тактовой шиной, а также включение тактового транзистора n-типа между выходом элемента и противофазной тактовой шиной. Наличие в предлагаемом устройстве перечисленных выше существенных признаков обеспечивает решение поставленной технической задачи - упрощение устройства. В устройстве-прототипе используются две шины питания и две тактовые шины. В заявленном устройстве две шины питания совмещены с тактовыми шинами, т.е. устройство содержит на две шины меньше.

На чертеже приведена принципиальная схема заявленного устройства на примере двух двухвходовых элементов И (элемента 2И-2ИЛИ).

Динамический логический элемент И-ИЛИ, содержит тактовый 1, предзарядовый 2 и логический 3 транзисторы p-типа, тактовый 4 транзистор n-типа и логический блок 5, содержащий ключевые цепи 6, каждая из которых состоит из последовательно соединенных транзисторов n-типа, затворы которых подключены к логическим входам 7 элемента, ключевые цепи 6 включены параллельно между выходом 8 логического блока 5 и тактовой шиной 9, к которой подключен также затвор тактового транзистора 4 n-типа, соединенные последовательно предзарядовый 2 и тактовый 1 транзисторы p-типа включены между выходом 8 логического блока 5 и тактовой шиной 9, логический транзистор 3 p-типа, затвор которого соединен с выходом 8 логического блока 5, включен между выходом 10 элемента и противофазной тактовой шиной 11, затворы предзарядового 2 и тактового 1 транзисторов p-типа подключены соответственно к выходу 10 элемента и к противофазной тактовой шине 11, а тактовый транзистор 4 n-типа включен между выходом 10 элемента и противофазной тактовой шиной 11.

Устройство работает следующим образом. В исходном состоянии - на первом полутакте, при положительном сигнале на тактовой шине 9 (на противофазной тактовой шине 11 нулевой сигнал) тактовый транзистор 4 n-типа открыт, логический транзистор 3 p-типа работает в инверсионном режиме и конденсатор 13, представляющий собой узловую нагрузку, разряжается до 0. Ключевые цепи 6 и 7 либо закрыты, либо работают в инверсионном режиме. Тактовый транзистор 1 p-типа открывается и конденсатор 12, являющийся узловой емкостью, через открытый предзарядовый транзистор 1 p-типа заряжается до напряжения питания. Логический транзистор 3 p-типа при этом закрывается. На первом полутакте на логических входах 7 устанавливаются сигналы, соответствующие выполняемой функции.

На втором полутакте - на тактовую шину 9 поступает нулевой, а на противотактовую шину 11 с некоторой задержкой - положительный сигналы. Например, на противотактовую шину 11 поступает сигнал от тактовой шины 9 через инвертор. При этом за счет емкости затвор-исток транзистора 4 потенциал выхода 10 элемента понижается, а за счет тока стока того же транзистора повышается. Балланс этих токов должен приводить к сохранению нулевого потенциала выхода 10 элемента, или к его некоторому росту. Это достигается параметрами транзистора 4 и величиной задержки противофазной тактовой шины.

Тактовые транзисторы 1 и 4 при этом закрываются и подготавливает выход 10 устройства к формированию логического сигнала. При выполняемой функции по И равной 0 ключевые цепи 6 не проводят, и состояние выхода 8 логического блока 5 и выхода 10 устройства не изменяется и соответствует исходному - нулевому, поскольку логический транзистор 3 закрыт по затвору. Когда на затворы транзисторов n-типа хотя бы одной из ключевых цепей 6 поданы сигналы логической 1, что соответствует функции И равной 1, соответствующая ключевая цепь оказывается в проводящем состоянии и узловая емкость (конденсатор 12) выхода 8 логического блока 5 разряжается до нулевого уровня напряжения на тактовой шине 9. Логический транзистор 3 p-типа при этом открывается, и, поскольку на противофазной тактовой шине 11 напряжение питания, на выходе 10 элемента формируется сигнал логической 1.

При каскадном соединении логических элементов с целью повышения глубины логики тактовый транзистор 1 является общим для всех каскадов, что позволяет дополнительно упростить каскадное устройство.

Динамический логический элемент И-ИЛИ, содержащий тактовый, предзарядовый и логический транзисторы p-типа, тактовый транзистор n-типа и логический блок, содержащий ключевые цепи, включенные параллельно между выходом логического блока и тактовой шиной, к которой подключен также затвор тактового транзистора n-типа, каждая ключевая цепь состоит из последовательно соединенных транзисторов n-типа, затворы которых подключены к логическим входам элемента, логический транзистор p-типа, затвор которого соединен с выходом логического блока, включен между выходом элемента и противофазной тактовой шиной, тактовый транзистор p-типа, затвор которого соединен с противофазной тактовой шиной, включен последовательно с предзарядовым транзистором p-типа, затвор которого соединен с выходом элемента, отличающийся тем, что соединенные последовательно предзарядовый и тактовый транзисторы p-типа включены между выходом логического блока и тактовой шиной, а тактовый транзистор n-типа включен между выходом элемента и противофазной тактовой шиной.



 

Похожие патенты:

Изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в цифровых вычислительных структурах, системах автоматического управления, передачи и обработки цифровой информации.

Изобретение относится к средствам обеспечения безопасности на железнодорожном транспорте, а именно к устройствам коммутации и блокировки, которые обеспечивают сопряжение выходных сигналов контроллеров и других управляющих устройств с поляризованным реле в системах железнодорожной автоматики и телемеханики.

Изобретение относится к полупроводниковым микроэлектронным устройствам, а именно - к устройствам защиты от контрафакта и фальсификации интегральных схем (ИС), которые встраиваются в кристалл ИС.

Изобретение относится к области вычислительной техники. Техническим результатом является создание логического элемента, обеспечивающего реализацию функции «максимум» двух многозначных переменных, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов.

Предполагаемое изобретение относится к области цифровой вычислительной техники, автоматики, связи и может использоваться в различных цифровых структурах и системах автоматического управления и передачи цифровой информации.

Изобретение относится к области вычислительной техники, автоматики, связи. Техническим результатом является повышение быстродействия.

Изобретение относится к логическому элементу сравнения k-значной переменной с пороговым значением. Технический результат заключается в повышении быстродействия средств обработки цифровой информации за счет выполнения преобразования информации в многозначной токовой форме сигналов.

Изобретение относится к области вычислительной техники, автоматики, связи. Техническим результатом является повышение быстродействия устройств преобразования информации.

Изобретение относится к парафазному логическому элементу. Технический результат заключается в уменьшении потребляемой мощности в расчете на один такт.

Изобретение относится к области вычислительной техники и может быть использовано в элементах управления микропроцессорных КМОП микросхемах и элементах считывания запоминающих устройств.

Изобретение относится к устройству мониторинга для микропроцессора, сконструированного для работы в системе, оснащенной микропроцессором, безопасность которого является важным параметром. Технический результат - повышение надежности микропроцессора. Устройство (10) мониторинга для устройства, оснащенного микропроцессором (10), содержит, по меньшей мере, один вход (13) для получения данных от микропроцессора, узел (11) аппаратной логики для выполнения логических операций на данных, поступающих от микропроцессора, узел (12) компаратора для сравнения результата вычисления, выполненного микропроцессором, с результатом, полученным посредством узла (11) аппаратной логики, и выход (15) для передачи сигнала, представляющего результат диагностики работы микропроцессора. 3 н. и 12 з.п. ф-лы, 4 ил.

Rs-триггер // 2604682
Изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в специализированных цифровых структурах, системах автоматического управления и передачи цифровой информации. Технический результат: заключается в повышении быстродействия систем обработки информации и создании элементной базы вычислительных устройств, работающих на принципах многозначной линейной алгебры. Такой результат достигается за счет создания RS-триггера, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов. 2 з.п. ф-лы, 10 ил.

Изобретение относится к автоматике и телемеханике, может быть использовано в аппаратуре дискретного управления с повышенной надежностью, имеющей ограниченный доступ для контроля, например для автоматических космических аппаратов. Достигаемый технический результат - повышение надежности при резервировании релейных ячеек дистанционных переключателей. Устройство адаптивной коммутации содержит шины питания, n однотипных резервированных релейных ячеек, выполненных на трех двухконтактных дистанционных переключателях, контакты которых соединены в контактные группы, информационный контроллер, второй контроллер, первая и вторая группы силовых ключей, первая и вторая группы развязывающих диодов, два блока контроля состояния релейных ячеек, последовательно с первым датчиком тока включен второй датчик тока, выход которого соединен с информационным входом второго контроллера, вход-выход второго контроллера является вторым входом–выходом устройства. 1 з.п. ф-лы, 3 ил.

Rs-триггер // 2615069
Изобретение относится к области вычислительной техники. Технический результат: создание RS-триггера, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов. Для этого предложен RS-триггер, который содержит первый 1 (S) и второй 2 (R) логические входы устройства, первый 3 инвертирующий логический элемент «И» с первым 4 и вторым 5 логическими входами, а также первым 6 выходом, второй 7 инвертирующий логический элемент «И» с первым 8 и вторым 9 логическими входами, а также вторым 10 выходом, противофазные первый и второй 12 (Q) логические выходы устройства, при этом первый 4 и второй 5 логические входы имеют вытекающие входные токи, и первый 6 выход имеет вытекающий выходной ток, при этом первый 8 и второй 9 логические входы имеют втекающие входные токи, причем первый 10 выход второго 7 инвертирующего логического элемента «И» имеет втекающий выходной ток, первый 3 инвертирующий логический элемент «И» имеет дополнительный токовый выход 13, второй 7 инвертирующий логический элемент «И» имеет дополнительный токовый выход 14. 2 з.п. ф-лы, 14 ил.

Изобретение относится к области вычислительной техники. Технический результат - повышение помехоустойчивости многовходового логического элемента при воздействии одиночной ядерной частицы. Для этого предложен многовходовой логический элемент комплементарной металл-оксид-полупроводниковой структуры декодера, который состоит из статических элементов ИЛИ-НЕ и статических элементов И-НЕ, соединенных между собой в цепочки чередующихся элементов так, что выходы элементов ИЛИ-НЕ соединены с входами последующих в цепочке элементов И-НЕ, выходы элементов И-НЕ соединены с входами последующих в цепочке элементов ИЛИ-НЕ. Многовходовой логический элемент снабжен компенсирующими транзисторами с каналами электронной проводимости и компенсирующими транзисторами с каналами дырочной проводимости. Стоковые области каждого компенсирующего транзистора размещены на кристалле интегральной микросхемы относительно стоковых областей транзисторов с каналами такой же проводимости каждого из предшествующих в цепочке элементов на расстоянии, обеспечивающем одновременное воздействие одиночной ядерной частицы на указанные области транзисторов. 2 з.п. ф-лы, 9 ил.

Изобретение относится к области электротехники и может быть использовано в высокоточных электроприводах. Технический результат - улучшение динамических характеристик электропривода. Для этого предложен стабилизированный электропривод, который содержит электродвигатель, импульсный датчик скорости, частотно-фазовый дискриминатор, частотно-задающий блок, дифференцирующий элемент, управляемый ключ, сумматор, преобразователь, блок формирования управляющих сигналов, исключающее ИЛИ, три D-триггера, нелинейный элемент типа «Зона нечувствительности», элемент НЕ, два элемента И, частотный дискриминатор, мультиплексор. 3 ил.

Изобретение относится к области радиоэлектроники и вычислительной техники. Технический результат заключается в обеспечении дополнительно к режиму последовательного во времени преобразования входных потенциальных сигналов в выходное напряжение, алгебраического суммирования входных дифференциальных и недифференциальных напряжений, а также изменения их фазы в процессе мультиплексирования. Мультиплексор содержит N входных дифференциальных каскадов, имеющих инвертирующий и неинвертирующий входы, логический потенциальный вход для включения/выключения дифференциального каскада, и токовый выход, связанный с входом выходного буферного усилителя. Причем каждый из N входных дифференциальных каскадов имеет диапазон линейной работы по дифференциальному входу, превышающий максимальную амплитуду его входного дифференциального напряжения, потенциальный выход выходного буферного усилителя соединен с инвертирующим входом первого входного дифференциального каскада, неинвертирующий вход которого связан с общей шиной источника питания, причем каждый логический потенциальный вход включения/выключения каждого входного дифференциального каскада связан с выходом соответствующих из N триггеров, входы управления состоянием которых соединены с выходами цифрового управляющего устройства. 17 ил.

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления и передачи информации. Технический результат заключается в возможности в рамках одной и той же архитектуры реализовывать две пороговые логические функции «Ограничение снизу» и «Ограничение сверху» двух многозначных входных переменных ("х", "хогр"). Токовый элемент ограничения многозначной выходной логической переменной содержит: первый (1) и второй (4) источники входного логического тока, соответствующие первой многозначной логической переменной "х", третий (5) источник входного логического тока, соответствующий второй логической переменной "хогр", устанавливающей уровень ограничения выходного тока устройства, первый (8) и второй (9) входные транзисторы, первую (2) и вторую (6) шины источника питания и источник вспомогательного напряжения (10). В схему введены первый (11), второй (12), третий (13) и четвертый (14) дополнительные транзисторы и первый (15) дополнительный источник входного логического тока, соответствующий второй логической переменной "хогр". 4 ил.

Изобретение относится к логическим преобразователям. Технический результат заключается в расширении арсенала технических средств для реализации простых симметричных булевых функций. Указанный результат достигается за счет того, что логический преобразователь содержит восемь мажоритарных элементов, которые имеют по три входа, причем выход i-гo и первые входы третьего, пятого, шестого мажоритарных элементов соединены соответственно с вторым входом (i+1)-го мажоритарного элемента и первым настроечным входом логического преобразователя, отличающийся тем, что в него введен девятый мажоритарный элемент, выход j-го и выход m-го мажоритарных элементов соединены соответственно с вторым входом (j+1)-го и третьим входом (3×m+2)-го мажоритарных элементов, а второй, третий входы и выход девятого мажоритарного элемента подключены соответственно к выходам пятого, восьмого мажоритарных элементов и выходу логического преобразователя, второй и первый настроечные входы которого соединены соответственно с первым входом девятого и первыми входами четвертого, седьмого, восьмого мажоритарных элементов. 1 ил.

Изобретение относится к вычислительной технике и может быть использовано для построения быстродействующих преобразователей логического уровня напряжения, в том числе при сопряжении элементов электронных систем с несколькими источниками питания. Технический результат - более высокая надежность и меньшие массогабаритные показатели Схема преобразователя логического уровня напряжения содержит шесть полевых транзисторов Р-типа (1-6) и четыре N-типа (7-10), входы прямого IN и инверсного входных сигналов, вывод питания высокого уровня напряжения VDD, вывод питания низкого уровня напряжения (GND), и выход OUT. 1 ил.

Изобретение относится к области вычислительной техники и может быть использовано для реализации каскадных логических устройств конвейерного типа. Технический результат заключается в упрощении конструкции динамического логического элемента. Технический результат достигается за счет того, что динамический логический элемент И-ИЛИ содержит тактовый 1, предзарядовый 2 и логический 3 транзисторы p-типа, тактовый 4 транзистор n-типа и логический блок 5, содержащий ключевые цепи 6, каждая из которых состоит из последовательно соединенных транзисторов n-типа, логические входы 7 элемента, выход 8 логического блока 5, тактовую шину 9, к которой подключен также затвор тактового транзистора 4 n-типа, выход 10 элемента и противофазную тактовую шину 11. 1 ил.

Наверх