Формирователь симметричных булевых функций

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. Техническим результатом изобретения является повышение быстродействия устройства при реализации простых симметричных булевых функций, зависящих от четырех аргументов. Формирователь симметричных булевых функций содержит четыре входа устройства 1, 2, 3, 4, четыре выхода устройства 5, 6, 7, 8, мажоритарный элемент 9, четыре элемента И 10, 11, 12, 13, четыре элемента ИЛИ 14, 15, 16, 17. 1 ил., 2 табл.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известен логический преобразователь (патент РФ 2417404, кл. G06F 7/57, 2011 г.), который содержит шесть мажоритарных элементов, четыре информационных входа, два настроечных входа, выход и реализует любую из четырех простых симметричных булевых функций при соответствующих настройках.

К причине, препятствующей достижению указанного ниже технического результата при использовании известного логического преобразователя, относится низкое быстродействие, обусловленное тем, что в нем максимальное время задержки сигнала равно 3Тмаж, где Тмаж - время задержки в мажоритарном элементе.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2518669, кл. G06F 7/57, опубл. 10.06.2014 г.), предназначенный для реализации простых симметричных булевых функций, зависящих от четырех аргументов, содержащий четыре входа устройства, выход устройства, мажоритарный элемент, причем первый вход устройства соединен с первым входом мажоритарного элемента, второй вход устройства соединен со вторым входом мажоритарного элемента, третий вход устройства соединен с третьим входом мажоритарного элемента.

К причине, препятствующей достижению указанного ниже технического результата при использовании известного логического преобразователя, относится низкое быстродействие, обусловленное тем, что в нем максимальное время задержки сигнала равно 3Тмаж, где Тмаж - время задержки в мажоритарном элементе.

Техническим результатом изобретения является повышение быстродействия устройства при реализации простых симметричных булевых функций, зависящих от четырех аргументов.

Указанный технический результат при осуществлении изобретения достигается тем, что в формирователь симметричных булевых функций, содержащий четыре входа устройства, выход устройства, мажоритарный элемент, причем первый вход устройства соединен с первым входом мажоритарного элемента, второй вход устройства соединен со вторым входом мажоритарного элемента, третий вход устройства соединен с третьим входом мажоритарного элемента, дополнительно введены второй, третий и четвертый выходы устройства, четыре элемента И, четыре элемента ИЛИ, причем первый вход устройства соединен с первым входом первого элемента И и первым входом первого элемента ИЛИ, второй вход устройства соединен со вторым входом первого элемента И и вторым входом первого элемента ИЛИ, третий вход устройства соединен с третьим входом первого элемента И и третьим входом первого элемента ИЛИ, четвертый вход устройства соединен с первым входом второго элемента И, первым входом второго элемента ИЛИ, первым входом третьего элемента И и первым входом четвертого элемента И, выход первого элемента И соединен с вторым входом второго элемента И и первым входом третьего элемента ИЛИ, выход первого элемента ИЛИ соединен с вторым входом второго элемента ИЛИ и вторым входом четвертого элемента И, выход мажоритарного элемента соединен с вторым входом третьего элемента И и первым входом четвертого элемента ИЛИ, выход третьего элемента И соединен с вторым входом третьего элемента ИЛИ, выход четвертого элемента И соединен с вторым входом четвертого элемента ИЛИ, выход второго элемента И соединен с первым выходом устройства, выход второго элемента ИЛИ соединен со вторым выходом устройства, выход третьего элемента ИЛИ соединен с третьим выходом устройства, выход четвертого элемента ИЛИ соединен с четвертым выходом устройства.

На чертеже представлена схема формирователя симметричных булевых функций.

Формирователь симметричных булевых функций содержит четыре входа устройства 1, 2, 3, 4, четыре выхода устройства 5, 6, 7, 8, мажоритарный элемент 9, четыре элемента И 10, 11, 12, 13, четыре элемента ИЛИ 14, 15, 16, 17. Элементы схемы соединены следующим образом. Первый вход устройства 1 соединен с первым входом мажоритарного элемента 9, с первым входом первого элемента И 10 и первым входом первого элемента ИЛИ 14. Второй вход устройства 2 соединен со вторым входом мажоритарного элемента 9, со вторым входом первого элемента И 10 и вторым входом первого элемента ИЛИ 14. Третий вход устройства 3 соединен с третьим входом мажоритарного элемента 9, с третьим входом первого элемента И 10 и третьим входом первого элемента ИЛИ 14. Четвертый вход устройства 4 соединен с первым входом второго элемента И 11, первым входом второго элемента ИЛИ 15, первым входом третьего элемента И 12 и первым входом четвертого элемента И 13. Выход первого элемента И 10 соединен с вторым входом второго элемента И 11 и первым входом третьего элемента ИЛИ 16. Выход первого элемента ИЛИ 14 соединен с вторым входом второго элемента ИЛИ 15 и вторым входом четвертого элемента И 13. Выход мажоритарного элемента 9 соединен с вторым входом третьего элемента И 12 и первым входом четвертого элемента ИЛИ 17. Выход третьего элемента И 12 соединен с вторым входом третьего элемента ИЛИ 16. Выход четвертого элемента И 13 соединен с вторым входом четвертого элемента ИЛИ 17. Выход второго элемента И 11 соединен с первым выходом устройства 5. Выход второго элемента ИЛИ 15 соединен со вторым выходом устройства 6. Выход третьего элемента ИЛИ 16 соединен с третьим выходом устройства 7. Выход четвертого элемента ИЛИ 17 соединен с четвертым выходом устройства 8.

Работа устройства осуществляется следующим образом. На входы 1, 2, 3, 4 подаются входные сигналы, а на выходах 5, 6, 7, 8 формируются соответствующие выходные сигналы. В табл. 1 приведены значения сигналов на выходах всех элементов схемы для всех возможных значений входных сигналов.

В табл. 2 приведен вид реализуемых симметричных булевых функций на соответствующих выходах устройства.

Сравним быстродействие прототипа и заявляемого устройства. Мажоритарный элемент реализует булевую функцию Х1Х2 v Х1Х3 v Х2Х3 и при его реализации на элементах И и ИЛИ задержка сигнала в нем

Тмажиили.

В заявленном устройстве максимальная задержка сигнала будет по цепи: входы устройства 1, 2, 3, мажоритарный элемент 9, элемент И 12, элемент ИЛИ 16, выход 7 устройства.

Тзаявмажиили=2Тмаж.

В прототипе максимальная задержка Тпрот=3Тмаж.

Следовательно, заявленное устройство имеет в 1,5 раза большее быстродействие.

Формирователь симметричных булевых функций, содержащий четыре входа устройства, выход устройства, мажоритарный элемент, причем первый вход устройства соединен с первым входом мажоритарного элемента, второй вход устройства соединен со вторым входом мажоритарного элемента, третий вход устройства соединен с третьим входом мажоритарного элемента, отличающийся тем, что дополнительно содержит второй, третий и четвертый выходы устройства, четыре элемента И, четыре элемента ИЛИ, причем первый вход устройства соединен с первым входом первого элемента И и первым входом первого элемента ИЛИ, второй вход устройства соединен со вторым входом первого элемента И и вторым входом первого элемента ИЛИ, третий вход устройства соединен с третьим входом первого элемента И и третьим входом первого элемента ИЛИ, четвертый вход устройства соединен с первым входом второго элемента И, первым входом второго элемента ИЛИ, первым входом третьего элемента И и первым входом четвертого элемента И, выход первого элемента И соединен с вторым входом второго элемента И и первым входом третьего элемента ИЛИ, выход первого элемента ИЛИ соединен с вторым входом второго элемента ИЛИ и вторым входом четвертого элемента И, выход мажоритарного элемента соединен с вторым входом третьего элемента И и первым входом четвертого элемента ИЛИ, выход третьего элемента И соединен с вторым входом третьего элемента ИЛИ, выход четвертого элемента И соединен с вторым входом четвертого элемента ИЛИ, выход второго элемента И соединен с первым выходом устройства, выход второго элемента ИЛИ соединен со вторым выходом устройства, выход третьего элемента ИЛИ соединен с третьим выходом устройства, выход четвертого элемента ИЛИ соединен с четвертым выходом устройства.



 

Похожие патенты:

Группа изобретений относится к устройствам цифровой вычислительной техники, в частности к недвоичной схемотехнике, и предназначена для создания цифровых устройств троичной логики.

Изобретение относится к компьютерной технике и, в частности, к векторной обработке в вычислительной среде. Технический результат заключается в повышении эффективности вычислений на поле Галуа.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации простых симметричных функций и бесповторных булевых функций, зависящих от четырех переменных.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления с реконфигурацией.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики и функциональных узлов систем управления. Технический результат заключается в расширении функциональных возможностей за счет обеспечения реализации простых симметричных функций, самодвойственных и бесповторных булевых функций, зависящих от трех аргументов.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики и функциональных узлов систем управления. Технический результат заключается в обеспечение реализации для любого количества аргументов булевых функций вида X1~…~Xn, X1⊕…⊕Xn, симметричных булевых функций с прямым и инверсным вхождением аргументов в конъюнкцию.

Автоматизированная информационная система учета нефти в автоцистернах предназначена для организации эффективного учета сырой нефти, доставляемой в приемо-сдаточные пункты в автоцистернах, формирования приемо-сдаточной и отчетной документации.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики и функциональных узлов систем управления. Технический результат заключается в уменьшении аппаратных затрат и повышении быстродействия логического процессора.

Изобретение относится к вычислительной технике. Технический результат - уменьшение аппаратурных затрат и повышение быстродействия.

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство предварительной обработки информации.

Изобретение относится к области радиотехники и может найти применение в радиосредствах специальной радиосвязи для высоконадежной передачи данных по радиоканалу в условиях воздействия комплекса помех, а также может быть использовано как элемент более сложного устройства - блока логической обработки, реализующий заданный мажоритарный алгоритм повышения достоверности по совокупности правил мажоритирования. Техническим результатом изобретения является схемотехническое упрощение, сокращение номенклатуры и числа используемых логических элементов, а также обеспечение возможности реализации мажоритарного элемента на электронных компонентах с изменяемой архитектурой. Мажоритарный элемент выполнен на 15 иерархических уровнях с логическими элементами ИЛИ и двухвходовыми элементами И. 2 ил.

Изобретение относится к вычислительным комплексам и компьютерным сетям. Техническим результатом является обеспечение информационного взаимодействия в единой информационной среде объектов. Способ содержит следующие этапы: формирование блока данных о назначении информации путем включения в него данных о назначении объекта и данных, которые входят в состав исходного блока данных об информации, и передача его через сеть передачи данных в приемный пункт той организационной системы, данные об адресе которой входят в состав этого блока данных, в приемном пункте прием блока данных о назначении информации, определение данных об адресе объекта и передача данных о типе информации. При этом фиксируют данные о типе информации и данные об информации, которые тождественны данным о типе информации и данным об информации, входящим в исходный блок данных об информации. 1 з.п. ф-лы, 2 ил.

Изобретение относится к вычислительной технике. Технический результат изобретения заключается в расширении функциональных возможностей мажоритарного модуля путем реализации бесповторных булевых функций от трех аргументов. Модуль содержит: первый и второй элементы ИЛИ, первый и второй элементы И, причем первый вход модуля соединен с первым входом первого элемента И. Модуль содержит элемент НЕРАВНОЗНАЧНОСТЬ, причем второй вход модуля соединен с первым входом первого элемента ИЛИ и первым входом второго элемента И, третий вход модуля соединен с вторым входом первого элемента ИЛИ и вторым входом второго элемента И, четвертый вход модуля соединен с третьим входом первого элемента ИЛИ и третьим входом второго элемента И, пятый вход модуля соединен с первым входом элемента НЕРАВНОЗНАЧНОСТЬ, выход первого элемента ИЛИ соединен с вторым входом первого элемента И, выход первого элемента И соединен с первым входом второго элемента ИЛИ, выход второго элемента И соединен с вторым входом второго элемента ИЛИ, выход второго элемента ИЛИ соединен с вторым входом элемента НЕРАВНОЗНАЧНОСТЬ, выход которого соединен с выходом модуля. 1 ил., 2 табл.

Изобретение относится к области радиотехники и может найти применение в радиосредствах специальной радиосвязи для высоконадежной передачи данных по радиоканалу в условиях воздействия комплекса помех. Техническим результатом изобретения является схемотехническое упрощение, сокращение номенклатуры используемых логических элементов, а также обеспечение возможности реализации мажоритарного элемента на электронных компонентах с изменяемой архитектурой. Мажоритарный элемент выполнен на 7 иерархических уровней с логическими элементами ИЛИ и двухвходовыми элементами И. 2 ил.

Группа изобретений относится к области обработки текста и может быть использована для определения длины символьных данных, в состав которых входит символ окончания. Техническим результатом является повышение производительности обработки. Символьные данные, длина которых подлежит определению, в параллельном режиме загружаются в один или более векторных регистров. Для загрузки данных в векторный регистр до определенной границы применяется команда, которая также предоставляет возможность определить число загруженных символов с использованием, например, другой команды. Затем применяется команда для определения индекса первого символа окончания, например пустого или нулевого символа, которая в параллельном режиме в данных выполняет поиск символа окончания. Применение этих команд позволяет определить длину символьных данных с использованием только одной команды ветвления. 2 н. и 23 з.п. ф-лы, 27 ил.

Изобретение относится к вычислительной технике. Технический результат заключается в повышении быстродействия. Логический преобразователь предназначен для реализации любой из простых симметричных булевых функций τ1, τ2, τn-1, τn, зависящих от n аргументов - входных двоичных сигналов, при n=5, и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов. Логический преобразователь содержит восемь мажоритарных элементов (11, …, 18), а максимальное время задержки распространения сигнала в нем равно 5×ΔtM, где ΔtM - время задержки мажоритарного элемента. В результате достигнуто повышение быстродействия при сохранении аппаратурного состава и функциональных возможностей прототипа. 1 ил.

Логический модуль предназначен для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов. Технический результат заключается в уменьшении аппаратурных затрат и сокращении количества настроечных входов. Логический модуль содержит четыре элемента И (11,…,14), четыре элемента ИЛИ (21,…,24), четыре мажоритарных элемента (31,…,34) и три настроечных входа. 1 ил.

Изобретение относится к области распознавания конфиденциальной фотографии. Технический результат – расширение арсенала технических средств для распознавания конфиденциальной фотографии. Способ распознавания конфиденциальной фотографии, содержащий этапы, на которых: получают библиотеку фотографий пользовательского терминала, причем библиотека фотографий содержит по меньшей мере одну фотографию, подлежащую обработке; получают набор обучающих выборок, причем набор обучающих выборок содержит первый класс обучающих фотографий и второй класс обучающих фотографий, при этом первый класс обучающих фотографий представляет собой конфиденциальные фотографии, содержащие приватные части, второй класс обучающих фотографий представляет собой не конфиденциальные фотографии, не содержащие приватных частей; вводят первый класс обучающих фотографий и второй класс обучающих фотографий в исходную модель распознавания конфиденциальной фотографии в произвольном порядке так, чтобы коэффициенты признаков между узлами скрытых слоев в каждом скрытом слое исходной модели распознавания конфиденциальной фотографии обучались для получения модели распознавания конфиденциальной фотографии; получают набор контрольных выборок, причем набор контрольных выборок содержит первый класс контрольных фотографий и второй класс контрольных фотографий, при этом первый класс контрольных фотографий представляет собой конфиденциальные фотографии, содержащие приватные части, а второй класс контрольных фотографий представляет собой не конфиденциальные фотографии, не содержащие приватные части; выполняют распознавание первого класса контрольных фотографий и второго класса контрольных фотографий в наборе контрольных выборок соответственно, посредством применения модели распознавания конфиденциальной фотографии, для получения результатов классификации, соответствующих каждой из контрольных фотографий; и определяют степень точности классификации модели распознавания конфиденциальной фотографии на основании результатов классификации, соответствующих каждой из контрольных фотографий; выполняют распознавание фотографии, подлежащей обработке, посредством применения модели распознавания конфиденциальной фотографии для определения, является ли фотография, подлежащая обработке, конфиденциальной фотографией; и сохраняют фотографию, подлежащую обработке, в приватном фотоальбоме в случае, когда фотография, подлежащая обработке, является конфиденциальной фотографией. 3 н. и 14 з.п. ф-лы, 13 ил.

Группа изобретений относится к системе управления предупреждениями и процедурами для летательного аппарата, способам параметризации, разработки и технического обслуживания системы управления предупреждениями и процедурами. Система управления содержит ядро программного обеспечения, инструмент параметризации для ядра, содержащий модуль преобразования конфигурационного файла, четыре элементарные ячейки, содержащие программный механизм. Для параметризации системы управления проверяют область конфигурации конфигурационного файла, преобразуют конфигурационный файл в базу данных двоичных параметров определенным образом. Для разработки системы управления определяют область конфигурации для задач, программируют программные механизмы каждой из элементарных ячеек, осуществляют параметризацию логики для выполнения задач каждой из ячеек. Для технического обслуживания системы управления осуществляют преобразования конфигурационного файла определенным образом, осуществляют параметризацию системы управления с помощью базы данных двоичных параметров. Обеспечивается разработка и обновление системы управления предупреждениями и процедурами. 4 н. и 3 з.п. ф-лы, 4 ил., 1 табл.

Изобретение относится к цифровой вычислительной технике и может применяться в составе арифметических устройств цифровых вычислительных машин. Техническим результатом является повышение точности умножения. Устройство содержит три сдвиговых регистра, два коммутационных блока, три сумматора-вычитателя, три элемента И, комбинационный сумматор, логический элемент И, элемент временной задержки. 1 ил.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. Техническим результатом изобретения является повышение быстродействия устройства при реализации простых симметричных булевых функций, зависящих от четырех аргументов. Формирователь симметричных булевых функций содержит четыре входа устройства 1, 2, 3, 4, четыре выхода устройства 5, 6, 7, 8, мажоритарный элемент 9, четыре элемента И 10, 11, 12, 13, четыре элемента ИЛИ 14, 15, 16, 17. 1 ил., 2 табл.

Наверх