Мажоритарный элемент "8 и более из 15"

Изобретение относится к области радиотехники и может найти применение в радиосредствах специальной радиосвязи для высоконадежной передачи данных по радиоканалу в условиях воздействия комплекса помех, а также может быть использовано как элемент более сложного устройства - блока логической обработки, реализующий заданный мажоритарный алгоритм повышения достоверности по совокупности правил мажоритирования. Техническим результатом изобретения является схемотехническое упрощение, сокращение номенклатуры и числа используемых логических элементов, а также обеспечение возможности реализации мажоритарного элемента на электронных компонентах с изменяемой архитектурой. Мажоритарный элемент выполнен на 15 иерархических уровнях с логическими элементами ИЛИ и двухвходовыми элементами И. 2 ил.

 

Изобретение относится к области радиотехники и может найти применение в радиосредствах специальной радиосвязи для высоконадежной передачи данных по радиоканалу в условиях воздействия комплекса помех, а также может быть использовано как элемент более сложного устройства - блока логической обработки, реализующий заданный мажоритарный алгоритм повышения достоверности по совокупности правил мажоритирования [МПК G06F 7/38, Н03К 19/23].

Из уровня техники известен МАЖОРИТАРНЫЙ ЭЛЕМЕНТ [авторское свидетельство СССР №1819100], содержащий управляемый генератор импульсов, 2 счетчика, дешифратор, коммутатор, цифровой компаратор, 3 элемента И и D-триггер.

Недостатком аналога является использование большой номенклатуры логических элементов, а также сложность реализации на электронных компонентах с изменяемой архитектурой.

Наиболее близким по технической сущности является МАЖОРИТАРНЫЙ МОДУЛЬ [патент РФ на изобретение №2533079], при этом вариант реализации им мажоритарной функции «8 и более из 15» содержит совокупность 16 мажоритарных элементов, которые реализуют мажоритарную функцию трех аргументов, 45 031 двухвходовых элементов И и 6432 элемента ИЛИ.

Недостатком прототипа является схемотехническая сложность построения мажоритарного элемента, а также использование большого количества и номенклатуры логических элементов, а также сложность реализации на электронных компонентах с изменяемой архитектурой.

Техническим результатом изобретения является схемотехническое упрощение, сокращение номенклатуры и числа используемых логических элементов, а также обеспечение возможности реализации мажоритарного элемента на электронных компонентах с изменяемой архитектурой.

Технический результат достигается за счет того, что заявлен мажоритарный элемент «8 и более из 15», содержащий 56 двухвходовых элементов И и 61 элемент ИЛИ, отличающийся тем, что содержит 15 иерархических уровней с логическими элементами ИЛИ и двухвходовыми элементами И, каждый из первых 7 уровней состоит из 7 пар элементов ИЛИ и И, при этом каждый из 14 первых входов устройства соединен с соответствующей парой элементов ИЛИ и И 1 уровня, а 15 вход соединен с седьмой парой логических элементов ИЛИ и И 2 уровня, выходы каждого их логических элементов 1 уровня соединены с парой элементов ИЛИ и И 2 уровня, при этом первый элемент ИЛИ 1 уровня соединен с первой парой логических элементов ИЛИ и И 3 уровня, выходы каждого из логических элементов 2 уровня соединены с парами логических элементов ИЛИ и И 3 уровня, при этом последний элемент И 2 уровня соединен с седьмой парой элементов ИЛИ и И 4 уровня, выходы каждого их логических элементов 3 уровня соединены с парой элементов ИЛИ и И 4 уровня, при этом первый элемент ИЛИ 3 уровня соединен с первой парой логических элементов ИЛИ и И 5 уровня, выходы каждого из логических элементов 4 уровня соединены с парами логических элементов ИЛИ и И 5 уровня, при этом последний элемент И 4 уровня соединен с седьмой парой элементов ИЛИ и И 6 уровня, выходы каждого из логических элементов 5 уровня соединены с парой элементов ИЛИ и И 6 уровня, при этом выход первого элемента ИЛИ 5 уровня соединен с первой парой логических элементов ИЛИ и И 7 уровня, выходы каждого из логических элементов 6 уровня соединены с парами логических элементов ИЛИ и И 7 уровня, при этом последний элемент И 6 уровня соединен с четвертым элементом ИЛИ 8 уровня, к другому входу которого подключен выход последнего элемента И 7 уровня, выходы следующей пары логических элементов ИЛИ и И 7 уровня соединены с третьим элементом ИЛИ 8 уровня, при этом выход указанного элемента И 7 уровня также подключен к третьему элементу ИЛИ 9 уровня, к другому входу которого подключен выход четвертого элемента ИЛИ 8 уровня, выходы следующей пары логических элементов ИЛИ и И 7 уровня соединены со вторым элементом ИЛИ 8 уровня, при этом выход указанного элемента И 7 уровня также подключен к элементу ИЛИ 10 уровня, к другому входу которого подключен выход третьего элемента ИЛИ 9 уровня, выходы следующей пары логических элементов ИЛИ и И 7 уровня соединены с первым элементом ИЛИ 8 уровня, при этом выход указанного элемента И 7 уровня также подключен к элементу ИЛИ 11 уровня, на другой вход которого подключен выход элемента ИЛИ 10 уровня, выходы первых двух элементов ИЛИ 7 уровня подключены к элементу И 8 уровня, выход которого подключен в элементу И 9 уровня, другой вход которого подключен к выходу третьего элемента ИЛИ 7 уровня, выход элемента И 9 уровня подключен к элементу И 10 уровня, другой вход которого подключен к выходу четвертого элемента ИЛИ 7 уровня, выход элемента И 10 уровня подключен к элементу И 11 уровня, к другому входу которого подключен выход первого элемента ИЛИ 8 уровня, выход первого элемента И 7 уровня подключен к элементу ИЛИ 14 уровня, к другому входу которого подключен выход элемента ИЛИ 13 уровня, выход второго элемента И 7 уровня подключен к входу второго элемента ИЛИ 9 уровня и к входу элемента ИЛИ 13 уровня, при этом к другому входу элемента ИЛИ 13 уровня подключен выход элемента ИЛИ 12 уровня, а к другому входу второго элемента ИЛИ 9 уровня подключен выход третьего элемента ИЛИ 8 уровня, выход третьего элемента И 7 уровня подключен к входу первого элемента ИЛИ 9 уровня и к входу элемента ИЛИ 12 уровня, при этом к другому входу элемента ИЛИ 12 уровня подключен выход элемента ИЛИ 11 уровня, а к другому входу первого элемента ИЛИ 9 уровня подключен выход второго элемента ИЛИ 8 уровня, выход первого элемента ИЛИ 9 уровня и выход элемента И 11 уровня подключены к входу элемента И 12 уровня, выход которого, а также выход второго элемента ИЛИ 9 уровня подключены к входам элемента И 13 уровня, выход элемента И 13 уровня, а также выход элемента ИЛИ 14 уровня подключены к элементу И 15 уровня, выход которого является выходом мажоритарного повторителя.

Краткое описание чертежей.

На фиг. 1 представлено схематичное изображение мажоритарного элемента «8 и более из 15».

На фиг. 2 представлен пример работы мажоритарного элемента «8 и более из 15».

На чертежах большими цифрами отмечены порядковые номера иерархических уровней логических элементов, средними цифрами, порядковые номера входов и выходов устройства, а также логических элементов, маленькими цифрами отмечены состояния входов и выходов логических элементов, которые расположены над соответствующим цифрами.

На фигурах обозначено: 1-15 - входы устройства, 16-22 - элементы ИЛИ 2 уровня, 23-29 - элементы И 2 уровня, 44-50 - элементы ИЛИ 3 уровня, 51-57 - элементы И 3 уровня, 58-64 - элементы ИЛИ 4 уровня, 65-71 - элементы И 4 уровня, 72-78 - элементы ИЛИ 5 уровня, 79-85 - элементы И 5 уровня, 86-92 элементы ИЛИ 6 уровня, 93-99 - элементы И 6 уровня, 100-106 - элементы ИЛИ 7 уровня, 107-113 - элементы И 7 уровня, 114-117 - элементы ИЛИ 8 уровня, 118 - элемент И 8 уровня, 119-121 - элементы ИЛИ 9 уровня, 122 - элемент И 9 уровня, 123 - элемент ИЛИ 10 уровня, 124 - элемент И 10 уровня, 125 - элемент ИЛИ 11 уровня, 126 - элемент И 11 уровня, 127 - элемент ИЛИ 12 уровня, 128 - элемент И 12 уровня, 129 - элемент ИЛИ 13 уровня, 130 - элемент И 13 уровня, 131 - элемент ИЛИ 14 уровня, 132 - элемент ИЛИ 15 уровня, 133 - выход устройства.

Осуществление изобретения.

Мажоритарный элемент «8 и более из 15» содержит 15 иерархических уровней с логическими элементами ИЛИ и двухвходовыми элементами И, каждый из первых 7 уровней состоит из 7 пар элементов ИЛИ и И, при этом каждый из 14 первых входов 1-14 устройства соединен с соответствующей парой элементов ИЛИ 16-22 и И 23-29 1 уровня, а вход 15 устройства соединен с логическими элементами ИЛИ 36 и И 43 2 уровня, выходы каждого их логических элементов 1 уровня соединены с парой элементов ИЛИ 30-36 и И 37-43 2 уровня, при этом элемент ИЛИ 16 1 уровня соединен с логическими элементами ИЛИ 44 и И 51 3 уровня, выходы каждого из логических элементов 2 уровня соединены с парами логических элементов ИЛИ 44-50 и И 51-57 3 уровня, при этом логический элемент И 43 2 уровня соединен с элементами ИЛИ 64 и И 71 4 уровня, выходы каждого их логических элементов 3 уровня соединены с парой элементов ИЛИ 58-64 и И 65-71 4 уровня, при этом элемент ИЛИ 44 3 уровня соединен с логическими элементами ИЛИ 72 и И 79 5 уровня, выходы каждого из логических элементов 4 уровня соединены с парами логических элементов ИЛИ 72-78 и И 79-85 5 уровня, при этом элемент И 71 4 уровня соединен элементами ИЛИ 92 и И 99 6 уровня, выходы каждого из логических элементов 5 уровня соединены с парой элементов ИЛИ 86-92 и И 93-99 6 уровня, при этом выход элемента ИЛИ 72 5 уровня соединен с парой логических элементов ИЛИ 100 и И 107 7 уровня, выходы каждого из логических элементов 6 уровня соединены с парами логических элементов ИЛИ 100-106 и И 107-113 7 уровня, при этом элемент И 99 6 уровня соединен с четвертым элементом ИЛИ 117 8 уровня, к другому входу которого подключен выход последнего элемента И 113 7 уровня.

Выходы следующей пары логических элементов ИЛИ 106 и И 112 7 уровня соединены с третьим элементом ИЛИ 116 8 уровня, при этом выход указанного элемента И 112 7 уровня также подключен к третьему элементу ИЛИ 121 9 уровня, к другому входу которого подключен выход четвертого элемента ИЛИ 117 8 уровня.

Выходы следующей пары логических элементов ИЛИ 105 и И 111 7 уровня соединены со вторым элементом ИЛИ 115 8 уровня, при этом выход указанного элемента И 111 7 уровня также подключен к элементу ИЛИ 123 10 уровня, к другому входу которого подключен выход третьего элемента ИЛИ 1219 уровня.

Выходы следующей пары логических элементов ИЛИ 104 и И 110 7 уровня соединены со первым элементом ИЛИ 114 8 уровня, при этом выход указанного элемента И 110 7 уровня также подключен к элементу ИЛИ 125 11 уровня, на другой вход которого подключен выход элемента ИЛИ 123 10 уровня.

Выходы первых двух элементов ИЛИ 100 и 101 7 уровня подключены к элементу И 118 8 уровня, выход которого подключен в элементу И 122 9 уровня, другой вход которого подключен к выходу третьего элемента ИЛИ 102 7 уровня, выход элемента И 122 9 уровня подключен к элементу И 124 10 уровня, другой вход которого подключен к выходу четвертого элемента ИЛИ 103 7 уровня, выход элемента И 124 10 уровня подключен к элементу И 126 11 уровня, к другому входу которого подключен выход первого элемента ИЛИ 114 8 уровня.

Выход первого элемента И 107 7 уровня подключен к элементу ИЛИ 131 14 уровня, к другому входу которого подключен выход элемента ИЛИ 129 13 уровня, выход второго элемента И 108 7 уровня подключен к входу второго элемента ИЛИ 9 уровня и к входу элемента ИЛИ 129 13 уровня, при этом к другому входу элемента ИЛИ 129 13 уровня подключен выход элемента ИЛИ 127 12 уровня, а к другому входу второго элемента ИЛИ 120 9 уровня подключен выход третьего элемента ИЛИ 166 8 уровня, выход третьего элемента И 109 7 уровня подключен к входу первого элемента ИЛИ 119 9 уровня и к входу элемента ИЛИ 127 12 уровня, при этом к другому входу элемента ИЛИ 127 12 уровня подключен выход элемента ИЛИ 125 11 уровня, а к другому входу первого элемента ИЛИ 119 9 уровня подключен выход второго элемента ИЛИ 115 8 уровня.

Выход первого элемента ИЛИ 119 9 уровня и выход элемента И 126 11 уровня подключены к входу элемента И 128 12 уровня, выход которого, а также выход второго элемента ИЛИ 120 9 уровня подключены к входам элемента И 130 13 уровня, выход элемента И 130 13 уровня, а также выходы элемента ИЛИ 131 14 уровня подключены к элементу И 132 15 уровня, выход которого 133 является выходом мажоритарного повторителя.

Технический результат изобретения - схемотехническое упрощение мажоритарного элемента, сокращение числа используемых логических элементов и сокращение номенклатуры применяемых логических элементов достигается за счет использования 15 иерархических уровней с логическими элементами ИЛИ и двухвходовыми элементами И. Прототип содержит 16 мажоритарных элементов, которые реализуют мажоритарную функцию трех аргументов, 45 031 двухвходовых элементов И и 6432 элемента ИЛИ, при этом заявленное техническое решение содержит всего 117 логических элементов, из которых 61 элемента ИЛИ и 56 двухвходовых элементов И, что подтверждает вышеуказанный технический результат.

Технический результат изобретения - обеспечение возможности реализации мажоритарного элемента на электронных компонентах с изменяемой архитектурой достигается за счет использования логических элементов ИЛИ и двухвходовых элементов И, реализация иерархических построений которых технически наиболее простая и реализуется на большинстве электронных компонентов с изменяемой архитектурой, например, программируемых логических микросхемах или различных контроллерах.

Заявленное техническое решение работает следующим образом.

Принцип работы устройства заключается в том, что на входы 1-15 устройства поступает произвольная последовательность двоичных символов «1» и «0», а на выходе устройства 133, по принятому критерию большинства «8 и более из 15» формируется «ответ» - значение тех элементов входной последовательности, число которых превышает число противоположных. Таким образом, если число логических единиц среди входных значений превышает число логических нулей, то на выходе устройства будет сформировано значение, равное логической «1», что будет справедливо и в обратном случае: при большем числе логических нулей, выходное значение будет соответствовать логическому «0».

В качестве примера, поясняющего работу мажоритарного элемента «8 и более из 15», рассмотрим поступление на входы устройства 1-15 вектора [1 0 1 0 1 0 1 1 1 0 1 1 1 0 1].

После этого последовательно на выходах каждого из 15 уровней иерархического построения будут сформированы следующие вектора состояний (см. Фиг. 2):

на выходах элементов 1 уровня 16, 23, 17, 24, 18, 25, 19, 26, 20, 27, 21, 28, 22 и 29 сформируется вектор [1 0 1 0 1 0 1 1 1 0 1 1 1 0];

на выходах элементов 2 уровня 30, 37, 31, 38, 32, 39, 33, 40, 34, 41, 35, 42, 36 и 43 сформируется вектор [1 0 1 0 1 0 1 1 1 0 1 1 1 0];

на выходах элементов 3 уровня 44, 51, 45, 52, 46, 53, 47, 54, 48, 55, 49, 56, 50 и 57 сформируется вектор [1 1 1 0 1 0 1 0 1 1 1 0 1 1];

на выходах элементов 4 уровня 58, 65, 59, 66, 60, 67, 61, 68, 62, 69, 63, 70, 64 и 71 сформируется вектор [1 1 1 0 1 0 1 0 1 0 1 1 1 0];

на выходах элементов 5 уровня 72, 79, 73, 80, 74, 81, 75, 82, 76, 83, 77, 84, 78 и 85 сформируется вектор [1 1 1 1 1 0 1 0 1 0 1 1 1 0];

на выходах элементов 6 уровня 86, 93, 87, 94, 88, 95, 89, 96, 90, 97, 91, 98, 92 и 99 сформируется вектор [1 1 1 1 1 0 1 0 1 0 1 1 0 0];

на выходах элементов 7 уровня 100, 107, 101, 108, 102, 109, 103, 110, 104, 111, 105, 112, 106 и 113 сформируется вектор [1 1 1 1 1 1 1 0 1 0 1 0 1 0];

на выходах элементов 8 уровня 118, 114, 115, 116 и 117 сформируется вектор [1 1 1 1 0];

на выходах элементов 9 уровня 122, 119, 120, 121 сформируется вектор [1 1 1 0];

на выходах элементов 10 уровня 124 и 123 сформируется вектор [1 0];

на выходах элементов 11 уровня 126 и 125 сформируется вектор [1 0];

на выходах элементов 12 уровня 128 и 127 сформируется вектор [1 1];

на выходах элементов 13 уровня 130 и 129 сформируется вектор [1 1];

выход элемента 131 14 уровня примет значение логической «1», при этом выход устройства 133, являющийся выходом элемента 132 15 уровня, примет значение логической «1».

При других входных значениях устройство работает аналогичным образом.

Мажоритарный элемент «8 и более из 15», содержащий 46 двухвходовых элементов И и 12 элементов ИЛИ, отличающийся тем, что содержит 15 иерархических уровней с логическими элементами ИЛИ и двухвходовыми элементами И, каждый из первых 7 уровней состоит из 7 пар элементов ИЛИ и И, при этом каждый из 14 первых входов устройства соединен с соответствующей парой элементов ИЛИ и И 1 уровня, а 15 вход соединен с седьмой парой логических элементов ИЛИ и И 2 уровня, выходы каждого их логических элементов 1 уровня соединены с парой элементов ИЛИ и И 2 уровня, при этом первый элемент ИЛИ 1 уровня соединен с первой парой логических элементов ИЛИ и И 3 уровня, выходы каждого из логических элементов 2 уровня соединены с парами логических элементов ИЛИ и И 3 уровня, при этом последний элемент И 2 уровня соединен с седьмой парой элементов ИЛИ и И 4 уровня, выходы каждого их логических элементов 3 уровня соединены с парой элементов ИЛИ и И 4 уровня, при этом первый элемент ИЛИ 3 уровня соединен с первой парой логических элементов ИЛИ и И 5 уровня, выходы каждого из логических элементов 4 уровня соединены с парами логических элементов ИЛИ и И 5 уровня, при этом последний элемент И 4 уровня соединен с седьмой парой элементов ИЛИ и И 6 уровня, выходы каждого из логических элементов 5 уровня соединены с парой элементов ИЛИ и И 6 уровня, при этом выход первого элемента ИЛИ 5 уровня соединен с первой парой логических элементов ИЛИ и И 7 уровня, выходы каждого из логических элементов 6 уровня соединены с парами логических элементов ИЛИ и И 7 уровня, при этом последний элемент И 6 уровня соединен с четвертым элементом ИЛИ 8 уровня, к другому входу которого подключен выход последнего элемента И 7 уровня, выходы следующей пары логических элементов ИЛИ и И 7 уровня соединены с третьим элементом ИЛИ 8 уровня, при этом выход указанного элемента И 7 уровня также подключен к третьему элементу ИЛИ 9 уровня, к другому входу которого подключен выход четвертого элемента ИЛИ 8 уровня, выходы следующей пары логических элементов ИЛИ и И 7 уровня соединены с вторым элементом ИЛИ 8 уровня, при этом выход указанного элемента И 7 уровня также подключен к элементу ИЛИ 10 уровня, к другому входу которого подключен выход третьего элемента ИЛИ 9 уровня, выходы следующей пары логических элементов ИЛИ и И 7 уровня соединены с первым элементом ИЛИ 8 уровня, при этом выход указанного элемента И 7 уровня также подключен к элементу ИЛИ 11 уровня, на другой вход которого подключен выход элемента ИЛИ 10 уровня, выходы первых двух элементов ИЛИ 7 уровня подключены к элементу И 8 уровня, выход которого подключен в элементу И 9 уровня, другой вход которого подключен к выходу третьего элемента ИЛИ 7 уровня, выход элемента И 9 уровня подключен к элементу И 10 уровня, другой вход которого подключен к выходу четвертого элемента ИЛИ 7 уровня, выход элемента И 10 уровня подключен к элементу И 11 уровня, к другому входу которого подключен выход первого элемента ИЛИ 8 уровня, выход первого элемента И 7 уровня подключен к элементу ИЛИ 14 уровня, к другому входу которого подключен выход элемента ИЛИ 13 уровня, выход второго элемента И 7 уровня подключен к входу второго элемента ИЛИ 9 уровня и к входу элемента ИЛИ 13 уровня, при этом к другому входу элемента ИЛИ 13 уровня подключен выход элемента ИЛИ 12 уровня, а к другому входу второго элемента ИЛИ 9 уровня подключен выход третьего элемента ИЛИ 8 уровня, выход третьего элемента И 7 уровня подключен к входу первого элемента ИЛИ 9 уровня и к входу элемента ИЛИ 12 уровня, при этом к другому входу элемента ИЛИ 12 уровня подключен выход элемента ИЛИ 11 уровня, а к другому входу первого элемента ИЛИ 9 уровня подключен выход второго элемента ИЛИ 8 уровня, выход первого элемента ИЛИ 9 уровня и выход элемента И 11 уровня подключены к входу элемента И 12 уровня, выход которого, а также выход второго элемента ИЛИ 9 уровня подключены к входам элемента И 13 уровня, выход элемента И 13 уровня, а также выход элемента ИЛИ 14 уровня подключены к элементу И 15 уровня, выход которого является выходом мажоритарного повторителя.



 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. Техническим результатом изобретения является повышение быстродействия устройства при реализации простых симметричных булевых функций, зависящих от четырех аргументов.

Группа изобретений относится к устройствам цифровой вычислительной техники, в частности к недвоичной схемотехнике, и предназначена для создания цифровых устройств троичной логики.

Изобретение относится к компьютерной технике и, в частности, к векторной обработке в вычислительной среде. Технический результат заключается в повышении эффективности вычислений на поле Галуа.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации простых симметричных функций и бесповторных булевых функций, зависящих от четырех переменных.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления с реконфигурацией.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики и функциональных узлов систем управления. Технический результат заключается в расширении функциональных возможностей за счет обеспечения реализации простых симметричных функций, самодвойственных и бесповторных булевых функций, зависящих от трех аргументов.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики и функциональных узлов систем управления. Технический результат заключается в обеспечение реализации для любого количества аргументов булевых функций вида X1~…~Xn, X1⊕…⊕Xn, симметричных булевых функций с прямым и инверсным вхождением аргументов в конъюнкцию.

Автоматизированная информационная система учета нефти в автоцистернах предназначена для организации эффективного учета сырой нефти, доставляемой в приемо-сдаточные пункты в автоцистернах, формирования приемо-сдаточной и отчетной документации.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики и функциональных узлов систем управления. Технический результат заключается в уменьшении аппаратных затрат и повышении быстродействия логического процессора.

Изобретение относится к вычислительной технике. Технический результат - уменьшение аппаратурных затрат и повышение быстродействия.

Изобретение относится к вычислительным комплексам и компьютерным сетям. Техническим результатом является обеспечение информационного взаимодействия в единой информационной среде объектов. Способ содержит следующие этапы: формирование блока данных о назначении информации путем включения в него данных о назначении объекта и данных, которые входят в состав исходного блока данных об информации, и передача его через сеть передачи данных в приемный пункт той организационной системы, данные об адресе которой входят в состав этого блока данных, в приемном пункте прием блока данных о назначении информации, определение данных об адресе объекта и передача данных о типе информации. При этом фиксируют данные о типе информации и данные об информации, которые тождественны данным о типе информации и данным об информации, входящим в исходный блок данных об информации. 1 з.п. ф-лы, 2 ил.

Изобретение относится к вычислительной технике. Технический результат изобретения заключается в расширении функциональных возможностей мажоритарного модуля путем реализации бесповторных булевых функций от трех аргументов. Модуль содержит: первый и второй элементы ИЛИ, первый и второй элементы И, причем первый вход модуля соединен с первым входом первого элемента И. Модуль содержит элемент НЕРАВНОЗНАЧНОСТЬ, причем второй вход модуля соединен с первым входом первого элемента ИЛИ и первым входом второго элемента И, третий вход модуля соединен с вторым входом первого элемента ИЛИ и вторым входом второго элемента И, четвертый вход модуля соединен с третьим входом первого элемента ИЛИ и третьим входом второго элемента И, пятый вход модуля соединен с первым входом элемента НЕРАВНОЗНАЧНОСТЬ, выход первого элемента ИЛИ соединен с вторым входом первого элемента И, выход первого элемента И соединен с первым входом второго элемента ИЛИ, выход второго элемента И соединен с вторым входом второго элемента ИЛИ, выход второго элемента ИЛИ соединен с вторым входом элемента НЕРАВНОЗНАЧНОСТЬ, выход которого соединен с выходом модуля. 1 ил., 2 табл.

Изобретение относится к области радиотехники и может найти применение в радиосредствах специальной радиосвязи для высоконадежной передачи данных по радиоканалу в условиях воздействия комплекса помех. Техническим результатом изобретения является схемотехническое упрощение, сокращение номенклатуры используемых логических элементов, а также обеспечение возможности реализации мажоритарного элемента на электронных компонентах с изменяемой архитектурой. Мажоритарный элемент выполнен на 7 иерархических уровней с логическими элементами ИЛИ и двухвходовыми элементами И. 2 ил.
Наверх