Троичный поразрядный умножитель

Изобретение относится к устройствам цифровой вычислительной техники и предназначено для создания устройств троичной арифметики схемотехники. Технический результат заключается в расширении арсенала средств. Устройство содержит пороговые элементы троичной логики, связанные между собой сборками. 1 ил., 4 табл.

 

Изобретение относится к цифровой вычислительной технике, в частности к недвоичной технике, и предназначено для создания троичных цифровых устройств, реализуемых в среде полупроводниковой интегральной электроники.

Известной успешной реализацией недвоичных цифровых устройств являются троичные ЦВМ "Сетунь" и "Сетунь-70" [1, 2]. Логические элементы этих ЦВМ, основанные на Троичной Пороговой Логике [9], изготавливаются средствами электромагнитной техники [9], имеют низкое быстродействие, большие потребляемую мощность и размеры. Элементы ЦВМ "Сетунь" не реализуются в среде полупроводниковой интегральной электроники.

Известен функциональный аналог элементов ЦВМ "Сетунь" "Пороговый Элемент Троичной Логики" (ПЭТЛ) [3]. ПЭТЛ реализуется в среде полупроводниковой интегральной электроники.

На ПЭТЛ можно создавать троичные цифровые устройства используя ПЭТЛ-схемотехнику [3, 4, 5, 6, 7, 8, 9], Арсенал ПЭТЛ-схемотехники располагает набором типовых решений и узлов. Однако в нем отсутствуют средства разработки троичных множительных устройств.

Целью изобретения является создание на ПЭТЛ троичного поразрядного умножителя - устройства, реализующего таблицу троичного умножения [1.С.16].

В результате ассортимент средств ПЭТЛ-схемотехники пополнится новым компонентом, вследствие чего расширится круг создаваемых троичных устройств.

Наиболее близким техническим решением к заявляемому изобретению является троичный полусумматор, входящий в состав группы изобретений: "Пороговый Элемент Троичной Логики и устройства на его основе" [3]. Троичный полусумматор не реализует таблицу троичного умножения

Раскрытие изобретения

Троичный Поразрядный Умножитель (ТПУ) содержит 7 Пороговых Элементов Троичной Логики (ПЭТЛ): Э1.1-Э1.7.

Входы Э1.1 и Э1.2 являются входами А и В ТПУ.

Выходы +R Э1.1 и Э1.2 и выходы -R, -L Э1.3 через сборку а подключены к входу Э1.5, выходы -L Э1.1 и Э1.2 и выходы +L, +R Э1.3 через сборку b подключены к входу Э1.4, выход +L Э1.1 и выход -R Э1.2 через сборку с подключены к входу Э1.6, выход +L Э1.2 и выход -R Э1.1 через сборку d подключены к входу Э1.7.

Выходы +R Э1.4, Э1.5 и выходы -R Э1.6, Э1.7 через сборку е подключены к выходу Р ТПУ, выходы +L Э1.4, Э1.5 и выходы -L Э1.6, Э1.7 через сборку f подключены к выходу НЕ Р ТПУ.

На Фиг. 1 изображен Троичный Поразрядный Умножитель (ТПУ).

Проектирование устройств на Пороговых Элементах Троичной Логики (ПЭТЛ) базируется на ПЭТЛ-схемотехнике - наборе элементов, узлов, правил их соединения, приемов, типовых решений и изобразительных средств, поддерживающих создание устройств, работающих в троичной системе с цифрами +1,0,-1.

ПЭТЛ-схемотехника отличается от других схемотехник. Она описана в [3, 4, 5, 6, 7, 8]. Краткие сведения приведены ниже:

1. Троичные значения (триты) +1,0,-1 на физическом уровне представлены дискретными токами +Iф, I0=0,-Iф.

2. ПЭТЛ имеет 1 вход и группу из 4-х выходов: +R, +L, -L, -R.

3. На входе ПЭТЛ происходит алгебраическое сложение разнополярных дискретных токов +Iф, и -Iф и формируется трит X. Если число +Iф больше числа -Iф - Х=+1, если число +IФ меньше числа -Iф - Х=-1, если число +Iф равно числу -Iф - Х=0.

4. ПЭТЛ может иметь более одной группы выходов. Значения на одноименных выходах групп тождественны.

Значению X на входе ПЭТЛ соответствуют двузначные компоненты на выходах: +R, -R и +L, -L. Соответствие приведено в Таблице 1 в тритах и в токах +Iф, I0=0, -Iф. Пары пронумерованы римскими цифрами, варианты пар - арабскими.

Алгебраическое сложение разнополярных токов +Iф и -Iф, на входах элементов и объединение (сборка) выходов - приемы ПЭТЛ-схемотехники. Так, объединяя +R и -R, получим повторение X, объединяя +L и -L - его нециклическую инверсию НЕ X, объединяя +R и +L или -R и -L - постоянные значения +1 или -1. Практикуется объединение выходов нескольких разных ПЭТЛ.

Проиллюстрируем применение ПЭТЛ-схемотехники для описания функционирования Троичного Поразрядного Умножителя (ТПУ), показанного на Фиг. 1. На входы А и В ТПУ последовательно поступают триты-сомножители F1 и F2, а на выходе формируется трит-произведение Р в соответствии с Таблицей 2. Устройство реализовано на 7 ПЭТЛ. ПЭТЛ Э1.1-Э1.3 имеют полные наборы выходов, Э1.4, Э1.5 только +R, +L, а Э1.6, Э1.7 только -R, -L.

Сборки на Фиг. 1 изображаются вертикальными линиями и помечены буквами а, b, с, d, е, f. Сборкам соответствуют строки в Таблице 2. Слева от сборки - ПЭТЛ, выходы которых на ней объединяются, справа - ПЭТЛ, на входе которого формируется трит X.

В строках А и В все возможные сочетания F1 и F2.

Алгоритм заполнения ячеек таблицы следующий:

1. Берем триты F1 и F2 из столбца с заполняемой ячейкой.

2. По Таблице 1 определяем триты на выходах ПЭТЛ, подключенных к сборке этой ячейки, соответствующие выбранным F1 и F2.

3. Вычисляем (см. выше п. 3) трит X на сборке и заносим его в ячейку.

4. Переходим к следующей ячейке и берем другие триты F1 и F2.

5. Завершив заполнение одной строки, переходим к следующей.

В ячейках строки f формируются значения, инверсные значениям ячеек строки е (НЕ Р). В троичной технике инверсные выходы часто используют при соединении с другими устройствами.

Корректность функционирования ТПУ подтверждает таблица троичного умножения [1, С.16] (Таблица 3), содержимое которой совпадает с содержимым строк F1, F2 и Р Таблицы 2.

В качестве примера, иллюстрирующего формирование Таблицы 2, детально опишем процесс заполнения ячеек строки а:

В Таблице 4 строки Входы заимствованы из Таблицы 2. В строках Выходы детально расписана ситуация на каждом из выходов, объединяющихся на сборке a: +R от Э1.1; +R от Э1.2; -L, -R от Э1.3. Известно (см. выше), что объединяя+R, +L или -R, -L получим+1 или -1 при любом X. Поэтому строка Э1.3 заполнена -1.

В ПЭТЛ-схемотехнике объединенные выходы +R, +L или -R, -L подключают к входам ПЭТЛ для привязки их к +1 или -1. Специальная привязка к 0 не требуется - неподключенный вход (I0=0) означает Х=0.

Трит в ячейке строки а определяется числом +1 и -1 в ячейках трех строк над ней. Если поровну, то 0, иначе - каких больше: +1 или -1.

Сборка а подключена к входу ПЭТЛ Э1.4. На него поступят четыре 0, четыре -1 и единственная +1. На выходе +R ПЭТЛ Э1.4 и на сборке е(Р) сформируется +1.

Литература

1. Брусенцов Н.П., Маслов С.П., Розин В.П., Тишулина A.M. Малая цифровая вычислительная машина "Сетунь". - М.: Изд-во Московского университета, 1965. 145 с.

2. Брусенцов Н.П., Жоголев Е.А., Маслов С.П., Рамиль Альварес X. Опыт создания троичных цифровых машин. // Компьютеры в Европе. Прошлое, настоящее и будущее. - Киев: Феникс, 1998. С. 67-71.

3. Маслов С.П. Пороговый элемент троичной логики и устройства на его основе. Патент РФ на изобретение RU №2394366 С1. Зарегистрирован: 10.07.2010.

4. Маслов С.П. Узел троичной схемотехники и дешифраторы - переключатели на его основе. Патент РФ на изобретение RU №2461122 С1. Зарегистрирован: 10.09.2012.

5. Маслов С.П. Троичный D-триггер (варианты). Патент РФ на изобретение RU №2510129 С1. Зарегистрирован: 20.03.2014.

6. Маслов С.П. Троичный Т-триггер и Троичный реверсивный счетчик на его основе. Патент РФ на изобретение RU №2562370 С1. Зарегистрирован: 11.08.2015.

7. Маслов С.П. Троичный реверсивный регистр сдвига. Патент РФ на изобретение RU №2585263 С1. Зарегистрирован: 27.05.2016.

8. Маслов С.П. Об одной возможности реализации троичных цифровых устройств. Тематический сборник №12 "Программные системы и инструменты". М.: Изд-во факультета ВМиК МГУ, 2011. С. 222-227.

9. Маслов С.П. Троичная схемотехника. Тематический сборник №13 "Программные системы и инструменты". М.: Изд-во факультета ВМиК МГУ, 2012. С. 152-158.

Троичный поразрядный умножитель (ТПУ) содержит семь пороговых элементов троичной логики (ПЭТЛ), причем первый, второй и третий ПЭТЛ имеют положительные и отрицательные R- и L-выходы, четвертый и пятый ПЭТЛ имеют только положительные R- и L-выходы, шестой и седьмой ПЭТЛ имеют только отрицательные R- и L-выходы, причем вход первого ПЭТЛ является А-входом ТПУ, причем вход второго ПЭТЛ является В-входом ТПУ, причем положительные R-выходы первого и второго ПЭТЛ и отрицательные R- и L-выходы третьего ПЭТЛ через сборку а подключены к входу пятого ПЭТЛ, причем отрицательные L- выходы первого и второго ПЭТЛ и положительные R- и L-выходы третьего ПЭТЛ через сборку b подключены к входу четвертого ПЭТЛ, причем положительный L- выход первого ПЭТЛ и отрицательный R-выход второго ПЭТЛ через сборку с подключены к входу шестого ПЭТЛ, причем положительный L-выход второго ПЭТЛ и отрицательный R- выход первого ПЭТЛ через сборку d подключены к входу седьмого ПЭТЛ, причем положительные R-выходы четвертого и пятого ПЭТЛ и отрицательные R-выходы шестого и седьмого ПЭТЛ через сборку е подключены к выходу Р ТПУ, причем положительные L- выходы четвертого и пятого ПЭТЛ и отрицательные L-выходы шестого и седьмого ПЭТЛ через сборку f подключены к выходу НЕ Р ТПУ.



 

Похожие патенты:

Изобретение относится к вычислительным комплексам и компьютерным сетям с устройствами для обработки данных с воздействием на порядок расположения данных и на их содержание.

Изобретение предназначено для воспроизведения пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов.

Изобретение относится к вычислительным комплексам и компьютерным сетям с устройствами для обработки данных с воздействием на порядок расположения данных и на их содержание.

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. Технический результат заключается в обеспечении однородности состава и упрощении реализации параллельного набора шести простых симметричных булевых функций, зависящих от параллельного набора шести аргументов - входных двоичных сигналов.

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах для формирования элементов конечных полей.

Логический преобразователь предназначен для реализации простых симметричных булевых функций и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов.

Логический преобразователь предназначен для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов.

Изобретение относится к области обработки данных, а именно к способам определения похожести составных файлов. Технический результат настоящего изобретения заключается в обнаружении похожих составных файлов, который достигается путем признания составных файлов похожими, если вычисленные хеши составных фалов совпадают.

Изобретение относится к вычислительной технике и может быть использовано для построения отказоустойчивых средств автоматики, функциональных узлов систем управления и др.

Изобретение относится к устройствам поиска минимального значения интенсивности размещения. Технический результат заключается в расширении области применения устройства за счет введения средств для поиска минимального значения интенсивности размещения в тороидальных системах при направленной передаче информации по критерию минимизации интенсивности процессов и данных.

Изобретение относится к вычислительной технике и может использоваться в специализированных цифровых вычислительных машинах, работающих в двоичной системе счисления с числами с фиксированной запятой. Технический результат - повышение достоверности определения переполнения сумматора. Арифметическое устройство содержит первый и второй регистры, регистр результата, комбинационный сумматор, триггер, логические элементы И, И-НЕ, а также НЕ, связанные с триггером, фиксирующие разные знаки слагаемых и определяющие факт переполнения сумматора с учетом переносов из (и в) знакового разряда сумматора при осуществлении им операций сложения и умножения. 1 ил., 1 табл.

Изобретение относится к области вычислительной техники. Технический результат: расширение функциональных возможностей в части возможности определения старших единичных или нулевых разрядов для двоичных чисел со знаком, а также простое увеличение разрядности входной информации. Результат достигается за счет того, что устройство содержит буферы с тремя состояниями с прямым 5 и инверсным 4 входами разрешения, n разрядов входного двоичного числа D1, D2, …, Dn, знак входного числа Sign, n разрядов внутренней шины X1, Х2, …, Xn, (k+1) разрядов (k=[log2n] меньшее целое) выходного двоичного кода В0, В1, …, Bk, входной блок 1, выходной блок 3, первый элемент И 8 и второй элемент И 9, причем буферы с тремя состояниями объединены в пирамидальную структуру, состоящую из (m-1) ступеней (m=]log2n[ большее целое), и в выходной блок 3, содержащий k буферов с тремя состояниями с инверсным входом разрешения 4 и k буферов с тремя состояниями с прямым входом разрешения 5, при этом каждая i-я ступень 2i (i=1, …, (m-1)) содержит (2i-1) буферов с тремя состояниями с инверсным входом, в каждую i-ю ступень 2i введены логические элементы И 7, а входной блок 1 содержит n буферов с тремя состояниями с инверсным входом разрешения 4 и n буферов с тремя состояниями с прямым входом разрешения и инверсным информационным входом 6. 2 ил., 1 табл.

Группа изобретений относится к устройству и способу определения потребности для системы централизованного технического обслуживания (ЦТО) для летательного аппарата. Устройство содержит модуль ввода параметров, модуль проверки, модуль генерирования файлов определения потребности, модуль хранения генерируемых файлов. Для осуществления способа определяют области конфигурирования системы ЦТО, профили пользователей для каждой определенной области, вводят параметры области в зависимости от профилей пользователей, проверяют соответствие введенных параметров областям конфигурирования, генерируют файл конфигурирования ЦТО в ответ на этап проверки. Обеспечивается диагностика в реальном времени общего состояния летательного аппарата и его систем. 2 н. и 6 з.п. ф-лы, 2 ил., 2 табл.

Изобретение относится к области моделирования комбинаторных задач при проектировании вычислительных систем (ВС). Технической результат заключается в расширении области применения устройства за счет введения средств для поиска минимального значения интенсивности размещения в полносвязных матричных системах при двунаправленной передаче информации по критерию минимизации интенсивности процессов и данных. Устройство содержит блок минимального значения, содержащий счетчик столбцов, счетчик номера слоя, дешифратор номера, дешифратор номера столбца, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой регистр инцидентной дуги, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой SR-триггер, промежуточный блок сумматоров, итоговый блок сумматоров, элемент И объединения, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой элемент И. 1 з.п. ф-лы, 9 ил.

Логический преобразователь предназначен для реализации простых симметричных булевых функций и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов. Технический результат заключается в обеспечении реализации любой из шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов. Логический преобразователь содержит четырнадцать мажоритарных элементов (11, …, 114). Технический результат достигается за счет указанных элементов и новой схемы их соединения. 1 ил.

Изобретение относится к области электронной обработки информации, а в частности - к средствам суммаризации текста на основе анализа предикатно-аргументных структур каждого предложения в тексте. Технический результат заключается в повышении эффективности суммаризации исходного текста на основе анализа предикатно-аргументных структур каждого предложения в тексте. Указанный результат достигается за счет объединения предикатно-аргументных структур, характеризующих события в тексте. Способ суммаризации текста состоит из этапов выбора текста, предварительной обработки, извлечения событий и составления реферата. 4 н. и 12 з.п. ф-лы, 13 ил.

Изобретение относится к вычислительной технике и может быть использовано в арифметических сумматорах для выполнения операций суммирования над числами в двоичном коде. Технический результат заключается в сокращении объема оборудования и, как следствие, уменьшении энергопотребления за счет исключения одного n/2-разрядного двухвходового мультиплексора, одного одноразрядного двухвходового мультиплексора, одного n/2-разрядного сумматора и введения одного (n/2+1)-разрядного полусумматора. Сущность изобретения заключается в реализации следующего способа суммирования n-разрядных чисел А и В. Имея n-разрядный сумматор, делят его на 2 равные n/2-разрядные группы. На одном n/2-разрядном сумматоре суммируют младшие поля операндов Амл и Вмл, на втором n/2-разрядном сумматоре суммируют старшие поля операндов Аст и Вст при условии, что перенос на Cin2 на втором n/2-разрядном сумматоре равен «0». 1 ил.

Изобретение относится к технологиям сетевой связи. Технический результат заключается в повышении надежности передачи данных. Устройство связи содержит: блок связи в окрестности, подсоединенный к памяти; блок управления, сконфигурированный для управления работой устройства связи, и второй блок связи, сконфигурированный для связи с внешним устройством и имеющий больший диапазон связи, чем беспроводная связь в окрестности, блок управления управляет связью с внешним устройством с помощью второго блока связи, блок связи в окрестности передает первые данные, записанные в памяти, на внешнее устройство в ответ на прием запроса считывания от внешнего устройства, блок связи в окрестности записывает вторые данные, принятые от внешнего устройства, в память в ответ на прием запроса записи от внешнего устройства, блок связи в окрестности выдает уведомление в блок управления, который активируется в ответ на прием упомянутого запроса записи от внешнего устройства с помощью беспроводной связи в окрестности, и блок связи в окрестности не выдает уведомление в блок управления и этот блок управления не активируется в ответ на прием запроса считывания от внешнего устройства с помощью беспроводной связи в окрестности. 6 н. и 16 з.п. ф-лы, 5 ил.

Группа изобретений относится к компьютерным системам и может быть использована для переупорядочения битов маски. Техническим результатом является обеспечение реверсирования и перестановки битов маски. В одном из вариантов процессор выполнения команды осуществляет операции: чтения множества битов маски, хранящихся в исходном регистре маски, при этом указанные биты маски ассоциированы с элементами векторных данных в векторном регистре; и выполнения операции реверсирования битов для копирования каждого бита маски из исходного регистра маски в регистр-адресат маски, так что операция реверсирования битов вызывает инверсию порядка битов, имевшего место в исходном регистре маски, в регистре-адресате маски, что приводит в результате к симметричному зеркальному отображению первоначального расположения битов. 5 н. и 17 з.п. ф-лы, 13 ил.

Изобретение относится к вычислительной технике и может быть использовано для аппаратной реализации криптографических примитивов. Технический результат изобретения заключается в обеспечении вычисления в системе остаточных классов. Технический результат достигается за счет логического вычислителя в системе остаточных классов, который содержит коммутатор, 2k блоков памяти хранения значений коэффициентов, многоканальный мультиплексор, распределитель тактовых импульсов, вычитающий счетчик, мультиплексор, многовходовый логический элемент ИЛИ-НЕ, двухвходовый многоразрядный сумматор по модулю, двухвходовый многоразрядный умножитель по модулю, выходной регистр, n входов подачи значений булевых переменных, вход подачи значения количества переменных разложения, вход подачи значений коэффициентов полиномов разложения, вход подачи значения начального заполнения счетчика, d выходов выдачи значений булевых функций. 1 ил.

Изобретение относится к устройствам цифровой вычислительной техники и предназначено для создания устройств троичной арифметики схемотехники. Технический результат заключается в расширении арсенала средств. Устройство содержит пороговые элементы троичной логики, связанные между собой сборками. 1 ил., 4 табл.

Наверх