Преобразователь уровня напряжения

Изобретение относится к вычислительной технике и может быть использовано для построения быстродействующих преобразователей уровня напряжения, в том числе при сопряжении элементов электронных систем с несколькими источниками питания. Схема преобразователя уровня напряжения содержит: семь полевых транзисторов P-типа (1-7) и пять N-типа (8-12), входы прямого IN и инверсного входных сигналов, вывод питания высокого уровня напряжения VDD, вывод питания низкого уровня напряжения (GND) и выход OUT. Предложенный преобразователь уровня напряжения имеет более высокое быстродействие преобразования напряжения высокого уровня и возврата к низкому уровню напряжения. 1 ил.

 

Предлагаемое изобретение относится к цифровой вычислительной технике и может быть использовано при согласовании схем, имеющих различные уровни напряжений источников питания и внутренних сигналов.

Известен преобразователь уровней сигналов на МДП-транзисторах [1]. Это устройство предназначено для преобразования уровня напряжения сигнала (например, при сопряжении ТТЛ- и КМДП логических элементов).

Недостатком указанной выше схемы является низкое быстродействие. Низкое быстродействие схемы вызвано ограничением появления напряжения высокого уровня на выходе схемы по цепи низкой проводимости, вплоть до подключения транзистора с высокой проводимостью, шунтирующего низко-проводящую цепь, которое задерживается на время распространения сигнала, необходимое на последовательное переключение двух вентилей.

Кроме того, каждый из выходных узлов триггера, помимо затворов транзисторов выходных транзисторов, подключен к затворам двух транзисторов P-типа, что дополнительно увеличивает паразитную емкость выходных узлов триггера и затягивает переходный процесс переключения.

Задачей предлагаемого изобретения является повышение быстродействия преобразователя уровня напряжения.

Поставленная задача достигается тем, что в преобразователь уровня напряжения, содержащий полевые транзисторы P-типа с первого по седьмой и N-типа с восьмого по одиннадцатый, входы прямого IN и инверсного входных сигналов, подсоединенные к затворам транзисторов, соответственно, восьмого и девятого, вывод питания высокого уровня напряжения VDD, соединенный с истоком первого транзистора, вывод питания низкого уровня напряжения GND, соединенный с истоками восьмого, десятого и одиннадцатого транзисторов, причем сток первого транзистора соединен с истоками второго и третьего, сток третьего - со стоком девятого и затвором четвертого транзисторов, а затвор - со стоками четвертого и восьмого и затворами пятого и десятого транзисторов, стоки которых соединены между собой и являются выходом OUT преобразователя уровня напряжения, затвор шестого транзистора соединен со стоками транзисторов седьмого и одиннадцатого, затворы которых соединены между собой, введен двенадцатый полевой транзистор N-типа, сток которого соединен с истоком девятого транзистора, исток - с затвором первого транзистора и выводом питания низкого уровня напряжения GND, а затвор - со стоком седьмого транзистора и затвором второго, сток которого соединен со стоком третьего, и исток шестого транзистора соединен - со стоком первого, а сток - с затворами третьего и седьмого, и истоки четвертого, пятого и седьмого транзисторов соединены с выводом питания высокого уровня напряжения VDD.

Таким образом, в предлагаемой схеме преобразователя уровня напряжения, вследствие отличий от известного устройства, описанного выше, исключено появление напряжения высокого уровня на выходе схемы OUT по цепи низкой проводимости до подключения транзистора с высокой проводимостью, т.к. формирование выходного сигнала на выходе OUT всегда происходит сразу и по цепям только высокой проводимости.

Также, в отличие от известного преобразователя уровней сигналов на МДП-транзисторах [1], к одному выходному узлу триггера в предлагаемой схеме преобразователя уровня напряжения кроме затворов транзисторов выходного инвертора подключен затвор только одного транзистора P-типа, и другому вообще затвор только одного транзистора, без затворов транзисторов выходного инвертора, что уменьшает паразитную емкость выходных узлов триггера и дополнительно ускоряет переходный процесс переключения преобразователя уровня напряжения.

На чертеже приведена схема предлагаемого преобразователя уровня напряжения.

Предлагаемый преобразователь уровня напряжения содержит полевые транзисторы P-типа с первого по седьмой (1-7) и N-типа с восьмого по двенадцатый (8-12), входы прямого IN и инверсного входных сигналов, подсоединенные к затворам транзисторов, соответственно, восьмого (8) и девятого (9), вывод питания высокого уровня напряжения VDD, соединенный с истоками транзисторов первого (1), четвертого (4), пятого (5) и седьмого (7), вывод питания низкого уровня напряжения (GND), соединенный с истоками транзисторов восьмого (8), десятого (10), одиннадцатого (11) и двенадцатого (12) и затвором первого транзистора (1), сток которого соединен с истоками второго (2), третьего (3) и шестого (6) транзисторов, причем сток второго транзистора (2) соединен с затвором четвертого (4) и истоками третьего (3) и девятого (9) транзисторов, а сток шестого (6) - с затворами третьего (3), пятого (5), седьмого (7), десятого (10) и одиннадцатого (11) транзисторов и стоками четвертого (4) и восьмого (8), стоки которых соединены между собой и являются выходом OUT преобразователя уровня напряжения, и затвор второго транзистора (2) соединен с затворами транзисторов шестого (6) и двенадцатого (12) и стоками седьмого (7) и одиннадцатого (11).

Предлагаемый преобразователь уровня напряжения представляет собой цифровое логическое устройство, предназначенное для преобразования входного напряжения логической единицы «1*» (VCC) в напряжение логической «1», соответствующее напряжению питания высокого уровня напряжения VDD, и работает следующим образом.

Исходное состояние. На вывод питания GND и на вход IN подано напряжение низкого уровня, соответствующее напряжению логического «0», на вывод VDD - высокого («1»), а на вход - напряжение логической единицы «1*» (VCC). Минимальное значение напряжения логической единицы «1*» должно быть больше либо равно значению порогового напряжения транзистора N-типа. Кроме того, напряжение источника питания высокого уровня VDD («1») и напряжение логической единицы VCC («1*») должны быть больше или равны сумме пороговых напряжений транзисторов P- и N-типа. Транзистор P-типа 1 низкой проводимости открыт всегда, т.к. его затвор подключен к источнику питания низкого уровня напряжения «0». На затворы транзисторов N-типа 8 и 9 с входов IN и поступают напряжения соответственно низкого уровня GND («0») и напряжение логической единицы «1*» (VCC). Поэтому транзистор 8 закрыт, а транзистор 9 открыт. Также в результате действия предыдущего регенеративного цикла транзисторы 2, 6, 10 и 11 открыты, а транзисторы 3, 4, 5, 7 и 12 закрыты. Поэтому на выходе OUT преобразователя уровня напряжения через открытый транзистор 10 установлено напряжение низкого уровня «0» (GND).

В режиме преобразования высокого напряжения логической единицы VCC в напряжение высокого уровня VDD на вход IN и на вход и, следовательно, на затворы транзисторов 8 и 9 поступают напряжения соответственно логической единицы «1*» (VCC) и логического «0» (GND), в результате чего транзистор N-типа 8 открывается, а транзистор N-типа 9 - закрывается. Через открытый транзистор 8 на затворы транзисторов 3, 5, 7, 10 и 11 поступает напряжение низкого уровня «0» (GND). Поэтому транзисторы P-типа 3, 5 и 7 открываются, а транзисторы N-типа 10 и 11 - закрываются, и через открытые транзисторы 3, 5 и 7 напряжение высокого уровня VDD поступает на затворы транзисторов 2, 4, 6, 12 и на выход OUT преобразователя уровня напряжения. При этом транзисторы P-типа 2 и 6 закрываются, транзистор P-типа 4 удерживается в закрытом состоянии напряжением высокого уровня VDD, поступающим через открытые транзисторы P-типа 1 и 3, а транзистор N-типа 12 - открывается. Таким образом, на выходе OUT преобразователя уровня напряжения установлено напряжение высокого уровня VDD, полученное преобразованием входного высокого напряжения логической единицы «1*» (VCC).

При переходе преобразователя уровня напряжения в исходное состояние и режим формирования на выходе OUT напряжения низкого уровня GND («0») на входы IN - прямого входного сигнала и - инверсного входного сигнала, и, следовательно, на затворы транзисторов 8 и 9, поступают соответственно напряжения логического «0» (GND) и логической единицы «1*» (VCC). Поэтому транзистор N-типа 8 закрывается, а транзистор N-типа 9 - открывается. Через открытые транзисторы N-типа 9 и 12 на затвор транзистора высокой проводимости P-типа 4 поступает напряжение низкого уровня GND («0»). Поэтому транзистор 4 открывается и через него на затворы транзисторов 3, 5, 7, 10 и 11 поступает напряжение высокого уровня VDD («1»), которое закрывает транзисторы P-типа 3, 5 и 7 и открывает транзисторы N-типа 10 и 11. Через открытый транзистор 10 на выход OUT преобразователя уровня напряжения поступает напряжение низкого уровня GND («0»). Одновременно через открытый транзистор 11 напряжение низкого уровня GND («0») поступает на затворы транзисторов 2, 6, 12. При этом транзисторы P-типа 2 и 6 открываются, а транзистор N-типа 12 закрывается. Поэтому через открытые транзисторы 1 и 2 на затвор транзистора 4 поступает напряжение высокого уровня VDD («1»), в результате чего транзистор P-типа 4 закрывается. Однако через открытый транзистор P-типа 6 на затворах транзисторов 3, 5, 7, 10 и 11 удерживается напряжение высокого уровня. Поэтому на выходе OUT преобразователя уровня напряжения сохраняется напряжение низкого уровня GND («0»), и схема переходит в исходное состояние.

Таким образом, в предлагаемой схеме преобразователя уровня напряжения формирование выходного сигнала высокого уровня VDD («1») на выходе OUT происходит сразу и по цепям только высокой проводимости, что существенно ускоряет время переходного процесса перезаряда выходной емкости и тем самым повышает быстродействие работы схемы.

Кроме того, в предлагаемом преобразователе уровня напряжения, в отличие от известного преобразователя уровней сигналов на МДП-транзисторах [1], к одному выходному узлу триггера кроме затворов транзисторов выходного инвертора подключен затвор только одного транзистора P-типа, а к другому затвор только одного транзистора, вообще без затворов транзисторов выходного инвертора, что существенно уменьшает паразитную емкость выходных узлов триггера и дополнительно ускоряет переходный процесс переключения преобразователя уровня напряжения.

Литература

1. Авторское свидетельство СССР (SU) №1538246, «Преобразователь уровней сигналов на МДП-транзисторах», / В.А. Максимов, А.Е. Заболотный и Я.Я. Петричкович // Бюллетень №3 от 23.01.90.

Преобразователь уровня напряжения, содержащий полевые транзисторы Р-типа с первого по седьмой и N-типа с восьмого по одиннадцатый, входы прямого IN и инверсного входных сигналов, подсоединенные к затворам транзисторов, соответственно, восьмого и девятого, вывод питания высокого уровня напряжения VDD, соединенный с истоком первого транзистора, вывод питания низкого уровня напряжения GND, соединенный с истоками восьмого, десятого и одиннадцатого транзисторов, причем сток первого транзистора соединен с истоками второго и третьего, сток третьего - со стоком девятого и затвором четвертого транзисторов, а затвор - со стоками четвертого и восьмого и затворами пятого и десятого транзисторов, стоки которых соединены между собой и являются выходом OUT, затвор шестого транзистора соединен со стоками транзисторов седьмого и одиннадцатого, затворы которых соединены между собой, отличающийся тем, что в него введен двенадцатый полевой транзистор N-типа, сток которого соединен с истоком девятого транзистора, исток - с затвором первого транзистора и выводом питания низкого уровня напряжения GND, а затвор - со стоком седьмого транзистора и затвором второго, сток которого соединен со стоком третьего, и исток шестого транзистора соединен - со стоком первого, а сток - с затворами третьего и седьмого, и истоки четвертого, пятого и седьмого транзисторов соединены с выводом питания высокого уровня напряжения VDD.