Устройство обработки данных и способ обработки данных

Изобретение относится к технике связи и может быть использовано для обработки данных. Технический результат – обеспечение хорошего качества связи при передаче данных, используя код LDPC. Для этого бит кода для кода LDPC, в котором длина кода составляет 16200 битов и скорость кодирования составляет 8/15, обменивают с символьным битом символа, соответствующего любой из 8 точек сигнала, определенных 8PSK. Когда 3 бита битов кода, сохраненных в трех модулях хранения, имеющих емкость хранения 16200/3 битов, и считываемых поразрядно из модулей хранения, выделяют для одного символа, (#i+1)-й бит от старшего значащего бита из 3 битов из битов кода устанавливают в бит b#i, (#i+1)-й бит от старшего значащего бита из 3 битов символьных битов одного символа устанавливают в бит y#i и бит b0 обменивают на бит y1, бит b1 обменивают на бит у0 и бит b2 обменивают на бит у2. 4 н. и 2 з.п. ф-лы, 79 ил.

 

Область техники, к которой относится изобретение

Настоящая технология относится к устройству обработки данных и способу обработки данных, и, например, в частности, относится к устройству обработки данных и способу обработки данных, которые позволяют обеспечить хорошее качество связи при передаче данных, используя код LDPC.

Уровень техники

Код LDPC (проверка на четность низкой плотности) обладает высокими возможностями коррекции ошибок и в настоящее время был широко принят для систем передачи, включающих в себя спутниковую цифровую широковещательную передачу данных, такую как DVB (цифровая широковещательная передача видеоданных) -S.2, используемую в Европе (например, см. Непатентную литературу 1). Кроме того, выполняется проверка использования кода LDPC для наземной цифровой широковещательной передачи данных следующего поколения, такой как DVB-T.2.

Исходя из последних исследований, известно, что рабочие характеристики, близкие к пределу Шеннона, получают с помощью кода LDPC при увеличении длины кода, аналогично турбокоду. Поскольку код LDPC обладает таким свойством, что кратчайшее расстояние пропорционально длине кода, код LDPC обладает преимуществами исключительной характеристики вероятности ошибки блока, и для него характерно, так называемое, явление минимального уровня ошибки, наблюдаемое в характеристиках декодирования редко генерируемого турбокода.

Список литературы

Непатентная литература

Непатентная литература 1: DVB-S.2: ETSI EN 302 307 V1.2.1 (2009-08)

Раскрытие изобретения

Техническая задача

В стандарте DVB, таком как DVB-S.2, DVB-T.2 и DVB-C.2, в котором используется код LDPC, из кода LDPC формируют символ (символизируют) ортогональной модуляции (цифровой модуляции), такой как QPSK (квадратурная фазовая модуляция), и этот символ отображают на точку сигнала ортогональной модуляции и передают.

При передаче данных, используя код LDPC, такой как DVB-S.2, описанный выше, необходимо обеспечить хорошее качество связи.

Учитывая такие обстоятельства, в соответствии с вариантом осуществления настоящей технологии, желательно обеспечить хорошее качество связи при передаче данных, используя код LDPC.

Решение задачи

Первое устройство обработки данных или способ обработки данных в соответствии с настоящей технологией представляет собой устройство обработки данных или способ обработки данных, включающий в себя: модуль/этап кодирования для выполнения кодирования LDPC на основе матрицы проверки на четность кода LDPC, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 8/15; и модуль/этап взаимного обмена для обмена битом кода для кода LDPC, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 8/15, с символьным битом символа, соответствующего любой из 8 точек сигнала, определенных 8PSK. Когда 3 бита битов кода, сохраненных в трех модулях сохранения, имеющих емкость сохранения 16200/3 битов, и считываемых поразрядно из модулей сохранения, выделяют для одного символа, (#i+1)-ый бит от старшего значащего бита из 3 битов из битов кода устанавливают в бит b#i, (#i+1)-ый бит от старшего значащего бита из 3 битов символьных битов одного символа устанавливают в бит y#i, и модуль/этап взаимного обмена выполняет обмен бита b0 на бит y1, бита b1 на бит y0 и бита b2 на бит y2. Код LDPC включает в себя информационный бит и бит четности. Матрица проверки на четность включает в себя информационную часть матрицы, соответствующую информационному биту, и часть матрицы четности, соответствующую биту четности. Информационная часть матрицы представлена таблицей исходного значения матрицы проверки на четность. Таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 из информационной части матрицы для каждых 360 столбцов, и выражена следующим образом

32 384 430 591 1976 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189

1881 1788 1976 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537

2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534

574 2056 1826 1976 1461 1976 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554

14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462

4075 4188 7313 7553

5145 6018 7148 7507

3198 4858 6983 7033

3170 5126 5625 6901

2839 6093 7071 7450

11 3735 5413

2497 5400 7238

2067 5172 5714

1889 7173 7329

1795 2773 3499

2695 2944 6735

3221 4625 5897

1690 6122 6816

5013 6839 7358

1601 6849 7415

2180 7389 7543

2121 6838 7054

1948 3109 5046

272 1015 7464.

В первом устройстве обработки данных и способе обработки данных в соответствии с настоящей технологией, кодирование LDPC выполняют на основе матрицы проверки на четность кода LDPC, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 8/15, и бит кода для кода LDPC, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 8/15, обменивают с символьным битом символа, соответствующего любой из 8 точек сигнала, определенных 8PSK. При взаимном обмене, когда 3 бита битов кода, сохраненных в трех модулях сохранения, имеющих емкость сохранения 16200/3 битов, и считываемых поразрядно из модулей сохранения, выделяют для одного символа, (#i+1)-ый бит от старшего значащего бита из 3 битов из битов кода устанавливают в бит b#i, (#i+1)-ый бит от старшего значащего бита из 3 битов символьных битов одного символа устанавливают в бит y#i, бит b0 обменивают на бит y1, бит b1 обменивают на бит y0, и бит b2 обменивают на бит у2. Код LDPC включает в себя информационный бит и бит четности. Матрица проверки на четность включает в себя информационную часть матрицы, соответствующую информационному биту, и часть матрицы четности, соответствующую биту четности. Информационная часть матрицы представлена таблицей исходного значения матрицы проверки на четность. Таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 из информационной части матрицы для каждых 360 столбцов, и выражена следующим образом

32 384 430 591 1976 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189

1881 1788 1976 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537

2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534

574 2056 1826 1976 1461 1976 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554

14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208

7218 7298 7454 7457 7462

4075 4188 7313 7553

5145 6018 7148 7507

3198 4858 6983 7033

3170 5126 5625 6901

2839 6093 7071 7450

11 3735 5413

2497 5400 7238

2067 5172 5714

1889 7173 7329

1795 2773 3499

2695 2944 6735

3221 4625 5897

1690 6122 6816

5013 6839 7358

1601 6849 7415

2180 7389 7543

2121 6838 7054

1948 3109 5046

272 1015 7464.

Второе устройство обработки данных или способ обработки данных в соответствии с настоящей технологией представляет собой устройство обработки данных или способ обработки данных, включающий в себя: модуль/этап кодирования для выполнения кодирования LDPC на основе матрицы проверки на четность кода LDPC, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 8/15; и модуль/этап взаимного обмена для обмена битом кода для кода LDPC, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 8/15, с символьным битом символа, соответствующего любой из 16 точек сигнала, определенных 16APSK. Когда 4 бита битов кода, сохраненных в четырех модулях сохранения, имеющих емкость сохранения 16200/4 битов, и считываемых поразрядно из модулей сохранения, выделяют для одного символа, (#i+1)-ый бит от старшего значащего бита из 4 битов из битов кода устанавливают в бит b#i, (#i+1)-ый бит от старшего значащего бита из 4 битов символьных битов одного символа устанавливают в бит y#i, и модуль/этап взаимного обмена выполняет обмен бита b0 на бит у2, бита b1 на бит y1, бита b2 на бит y0 и бита b3 на бит у3. Код LDPC включает в себя информационный бит и бит четности. Матрица проверки на четность включает в себя информационную часть матрицы, соответствующую информационному биту, и часть матрицы четности, соответствующую биту четности. Информационная часть матрицы представлена таблицей исходного значения матрицы проверки на четность. Таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 из информационной части матрицы для каждых 360 столбцов, и выражена следующим образом

32 384 430 591 1976 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189

1881 1788 1976 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537

2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534

574 2056 1826 1976 1461 1976 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554

14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462

4075 4188 7313 7553

5145 6018 7148 7507

3198 4858 6983 7033

3170 5126 5625 6901

2839 6093 7071 7450

11 3735 5413

2497 5400 7238

2067 5172 5714

1889 7173 7329

1795 2773 3499

2695 2944 6735

3221 4625 5897

1690 6122 6816

5013 6839 7358

1601 6849 7415

2180 7389 7543

2121 6838 7054

1948 3109 5046

272 1015 7464.

Во втором устройстве обработки данных и способе обработки данных в соответствии с настоящей технологией, кодирование LDPC выполняют на основе матрицы проверки на четность кода LDPC, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 8/15, и бит кода для кода LDPC, в котором длина кода составляет 16200 битов, и скорость кодирования составляет 8/15, обменивают с символьным битом символа, соответствующего любой из 16 точек сигнала, определенных 16APSK. При взаимном обмене, когда 4 бита битов кода, сохраненных в четырех модулях сохранения, имеющих емкость сохранения 16200/4 битов, и считываемых поразрядно из модулей сохранения, выделяют для одного символа, (#i+1)-ый бит от старшего значащего бита из 4 битов из битов кода устанавливают в бит b#i, (#i+1)-ый бит от старшего значащего бита из 4 битов символьных битов одного символа устанавливают в бит y#i, бит b₀ обменивают на бит у2, бит b1 обменивают на бит y1, бит b2 обменивают на бит y0, и бит b3 обменивают на бит у3. Код LDPC включает в себя информационный бит и бит четности. Матрица проверки на четность включает в себя информационную часть матрицы, соответствующую информационному биту, и часть матрицы четности, соответствующую биту четности. Информационная часть матрицы представлена таблицей исходного значения матрицы проверки на четность. Таблица исходного значения матрицы проверки на четность представляет собой таблицу, представляющую положения элементов 1 из информационной части матрицы для каждых 360 столбцов, и выражена следующим образом

32 384 430 591 1976 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189

1881 1788 1976 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537

2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534

574 2056 1826 1976 1461 1976 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554

14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462

4075 4188 7313 7553

5145 6018 7148 7507

3198 4858 6983 7033

3170 5126 5625 6901

2839 6093 7071 7450

11 3735 5413

2497 5400 7238

2067 5172 5714

1889 7173 7329

1795 2773 3499

2695 2944 6735

3221 4625 5897

1690 6122 6816

5013 6839 7358

1601 6849 7415

2180 7389 7543

2121 6838 7054

1948 3109 5046

272 1015 7464.

Устройство обработки данных может представлять собой независимое устройство и может представлять собой внутренний блок, составляющий одно устройство.

Полезные эффекты изобретения

В соответствии с вариантом осуществления настоящей технологии, можно обеспечить хорошее качество связи при передаче данных, используя код LDPC.

Предпочтительные эффекты, представленные в настоящем описании, являются просто примером, и полезные эффекты варианта осуществления настоящей технологии не ограничены предпочтительными эффектами, представленными в настоящем описании, и могут присутствовать дополнительные полезные эффекты.

Краткое описание чертежей

На фиг. 1 представлена иллюстрация матрицы H проверки на четность кода LDPC.

На фиг. 2 показана блок-схема последовательности операций, поясняющая последовательность декодирования кода LDPC.

На фиг. 3 представлена иллюстрация примера матрицы проверки на четность кода LDPC.

На фиг. 4 представлена иллюстрация графа Таннера матрицы проверки на четность. На фиг. 5 представлена иллюстрация переменного узла. На фиг. 6 представлена иллюстрация узла управления.

На фиг. 7 представлена иллюстрация примера конфигурации варианта осуществления системы передачи, в которой применяется настоящее изобретение.

На фиг. 8 показана блок-схема, поясняющая пример конфигурации устройства 11 передачи.

На фиг. 9 показана блок-схема, поясняющая пример конфигурации перемежителя 116 битов.

На фиг. 10 представлена иллюстрация матрицы проверки на четность.

На фиг. 11 представлена иллюстрация матрицы четности.

На фиг. 12 представлена иллюстрация матрицы проверки на четность кода LDPC, определенного в стандарте DVB-S.2.

На фиг. 13 представлена иллюстрация матрицы проверки на четность кода LDPC, определенного в стандарте DVB-S.2.

На фиг. 14 представлена иллюстрация компоновки точки сигнала 16QAM.

На фиг. 15 представлена иллюстрация компоновки точки сигнала 64QAM.

На фиг. 16 представлена иллюстрация компоновки точки сигнала 64QAM.

На фиг. 17 представлена иллюстрация компоновки точки сигнала 64QAM.

На фиг. 18 представлена иллюстрация компоновки точки сигнала, определенной в стандарте DVB-S.2.

На фиг. 19 представлена иллюстрация компоновки точки сигнала, определенной в стандарте DVB-S.2.

На фиг. 20 представлена иллюстрация компоновки точки сигнала, определенной в стандарте DVB-S.2.

На фиг. 21 представлена иллюстрация компоновки точки сигнала, определенной в стандарте DVB-S.2.

На фиг. 22 представлена иллюстрация обработки демультиплексора 25.

На фиг. 23 представлена иллюстрация обработки демультиплексора 25.

На фиг. 24 представлена иллюстрация графа Таннера для декодирования кода LDPC.

На фиг. 25 представлена иллюстрация матрицы Η_T четности, становящейся ступенчатой структурой, и графа Таннера, соответствующего матрице Η_T четности.

На фиг. 26 представлена иллюстрация матрицы Η_T четности матрицы Η проверки на четность, соответствующей коду LDPC после перемежения четности.

На фиг. 27 представлена иллюстрация преобразованной матрицы проверки на четность.

На фиг. 28 представлена иллюстрация обработки перемежителя 24 со скручиванием столбцов.

На фиг. 29 представлена иллюстрация номера столбца запоминающего устройства 31, необходимого для перемежения со скручиванием столбцов, и адреса положения начала записи.

На фиг. 30 представлена иллюстрация номера столбца запоминающего устройства 31, необходимого для перемежения со скручиванием столбцов, и адреса положения начала записи.

На фиг. 31 показана обработка, иллюстрирующая блок-схему последовательности операций, выполняемых перемежителем 116 битов и преобразователем 117.

На фиг. 32 представлена иллюстрация модели канала связи, принятого в результате моделирования.

На фиг. 33 представлена иллюстрация соотношения частоты ошибок, полученного моделированием, и частоты f_d Допплера, вызывавшей дрожание частоты.

На фиг. 34 представлена иллюстрация соотношения частоты ошибок, полученного моделированием, и частоты f_d Допплера, вызывавшей дрожание частоты.

На фиг. 35 показана блок-схема, поясняющая пример конфигурации кодера 115 LDPC.

На фиг. 36 показана обработка, иллюстрирующая блок-схему последовательности операций кодера 115 LDPC.

На фиг. 37 представлена иллюстрация примера таблицы исходного значения матрицы проверки на четность, в которой скорость кодирования составляет 1/4, и длина кода равна 16200.

На фиг. 38 представлена иллюстрация способа вычисления матрицы Η проверки на четность из таблицы исходного значения матрицы проверки на четность.

На фиг. 39 представлена иллюстрация примера таблицы исходного значения матрицы проверки на четность кода 16k для Sx при r=7/15.

На фиг. 40 представлена иллюстрация примера таблицы исходного значения матрицы проверки на четность кода 16k для Sx при r=8/15.

На фиг. 41 представлена иллюстрация примера графа Таннера такой группы последовательности степени, в которой вес столбца равен 3, и вес строки равен 6.

На фиг. 42 представлена иллюстрация примера графа Таннера группы типа с множеством ребер.

На фиг. 43 представлена иллюстрация минимальной длины цикла и с порогом рабочей характеристики матрицы проверки на четность кода 16k для Sx.

На фиг. 44 представлена иллюстрация матрицы проверки на четность кода 16k для Sx.

На фиг. 45 представлена иллюстрация матрицы проверки на четность кода 16k для Sx.

На фиг. 46 представлена иллюстрация обработки взаимного обмена, в соответствии с текущим способом.

На фиг. 47 представлена иллюстрация обработки взаимного обмена, в соответствии с текущим способом.

На фиг. 48 представлена иллюстрация первого примера обработки взаимного обмена, в соответствии со способом взаимного обмена для Sx, когда способ модуляции представляет собой 8PSK, и множитель b равен 1, при передаче данных, используя код 16k для Sx.

На фиг. 49 представлена иллюстрация второго примера обработки взаимного обмена, в соответствии со способом взаимного обмена для Sx, когда способ модуляции представляет собой 8PSK, и множитель b равен 1, при передаче данных, используя код 16k для Sx.

На фиг. 50 представлена иллюстрация результата моделирования для измерения BER/FER путем моделирования.

На фиг. 51 представлена иллюстрация результата моделирования для измерения BER/FER путем моделирования.

На фиг. 52 показана блок-схема, поясняющая модель системы передачи для системы передачи, в которой используется моделирование.

На фиг. 53 представлена иллюстрация первого примера обработки взаимного обмена, в соответствии со способом взаимного обмена для Sx, когда способ модуляции представляет собой 16APSK, и множитель b равен 1, при передаче данных, используя код 16k для Sx.

На фиг. 54 представлена иллюстрация второго примера обработки взаимного обмена, в соответствии со способом взаимного обмена для Sx, когда способ модуляции представляет собой 16APSK, и множитель b равен 1, при передаче данных, используя код 16k для Sx.

На фиг. 55 представлена иллюстрация третьего примера обработки взаимного обмена, в соответствии со способом взаимного обмена для Sx, когда способ модуляции представляет собой 16APSK, и множитель b равен 1, при передаче данных, используя код 16k для Sx.

На фиг. 56 представлена иллюстрация четвертого примера обработки взаимного обмена, в соответствии со способом взаимного обмена для Sx, когда способ модуляции представляет собой 16APSK, и множитель b равен 1, при передаче данных, используя код 16k для Sx.

На фиг. 57 представлена иллюстрация пятого примера обработки взаимного обмена, в соответствии со способом взаимного обмена для Sx, когда способ модуляции представляет собой 16APSK, и множитель b равен 1, при передаче данных, используя код 16k для Sx.

На фиг. 58 представлена иллюстрация шестого примера обработки взаимного обмена, в соответствии со способом взаимного обмена для Sx, когда способ модуляции представляет собой 16APSK, и множитель b равен 1, при передаче данных, используя код 16k для Sx.

На фиг. 59 представлена иллюстрация седьмого примера обработки взаимного обмена, в соответствии со способом взаимного обмена для Sx, когда способ модуляции представляет собой 16APSK, и множитель b равен 1, при передаче данных, используя код 16k для Sx.

На фиг. 60 представлена иллюстрация восьмого примера обработки взаимного обмена, в соответствии со способом взаимного обмена для Sx, когда способ модуляции представляет собой 16APSK, и множитель b равен 1, при передаче данных, используя код 16k для Sx.

На фиг. 61 представлена иллюстрация результата моделирования для измерения BER/FER путем моделирования.

На фиг. 62 представлена иллюстрация результата моделирования для измерения BER/FER путем моделирования.

На фиг. 63 представлена иллюстрация примера компоновки точек сигнала 16APSK и отношения γ радиуса, когда 16APSK принят как способ модуляции.

На фиг. 64 представлена иллюстрация примера компоновки точек сигнала 16APSK и отношения γ радиуса, когда 16APSK принят как способ модуляции.

На фиг. 65 показана блок-схема, поясняющая пример конфигурации приемного устройства 12 на фиг. 7.

На фиг. 66 показана блок-схема, поясняющая пример конфигурации обратного перемежителя 165 битов

На фиг. 67 показана блок-схема последовательности операций, иллюстрирующая, обработку, выполняемую обратным преобразователем 164, обратным перемежителем 165 битов и декодером 166 LDPC.

На фиг. 68 представлена иллюстрация примера матрицы проверки на четность кода LDPC.

На фиг. 69 представлена иллюстрация матрицы (матрица проверки на четность), полученной при выполнении замены строки и замен столбца в отношении матрицы проверки на четность.

На фиг. 70 представлена иллюстрация матрицы проверки на четность, которая была разнесена в модулях матриц размером 5×5.

На фиг. 71 показана блок-схема, поясняющая пример конфигурации устройства декодирования, которое совместно выполняет операцию узла по Р.

На фиг. 72 показана блок-схема, поясняющая пример конфигурации декодера 166 LDPC.

На фиг. 73 представлена иллюстрация обработки мультиплексора 54 образования обратного перемежителя 165 битов.

На фиг. 74 представлена иллюстрация обработки обратного перемежителя 55 со скручиванием столбцов.

На фиг. 75 показана блок-схема, поясняющая другой пример конфигурации обратного перемежителя 165 битов.

На фиг. 76 показана блок-схема, поясняющая первый пример конфигурации системы приема, которую можно применять в приемном устройстве 12.

На фиг. 77 показана блок-схема, поясняющая второй пример конфигурации системы приема, которую можно применять в приемном устройстве 12.

На фиг. 78 показана блок-схема, поясняющая третий пример конфигурации системы приема, которую можно применять в приемном устройстве 12.

На фиг. 79 показана блок-схема, поясняющая пример конфигурации варианта осуществления компьютера, в котором применяется настоящая технология.

Осуществление изобретения

Ниже будет описан код LPDC перед описанием вариантов осуществления настоящей технологии.

Код LDPC

Код LDPC представляет собой линейный код, и код LDPC не обязательно должен представлять собой двоичный код. Однако, в данном случае, предполагается, что код LDPC представляет собой двоичный код.

Максимальная характеристика кода LDPC состоит в том, что матрица проверки на четность, определяющая код LDPC, является разреженной. В этом случае разреженная матрица представляет собой матрицу, в которой количество "1" среди элементов матрицы очень мало (матрица, в которой большинство элементов составляет 0).

На фиг. 1 показана иллюстрация примера матрицы H проверки на четность кода LDPC.

В матрице H проверки на четность по фиг. 1 вес каждого столбца (вес столбца) (количество "1") становится равным "3", и вес каждого ряда (вес ряда) становится равным "6".

При кодировании используют код LDPC (кодирование LDPC), например, матрицу G генерирования генерируют на основе матрицы H проверки на четность, и матрицу G генерирования умножают на биты двоичной информации, таким образом, что генерируется кодовое слово (код LDPC).

В частности, устройство кодирования, которое выполняет кодирование LDPC, вначале рассчитывает матрицу G генерирования, в которой реализуется уравнение GH^T=0, между транспонированной матрицей Η_T матрицы H проверки на четность и матрицей G генерирования. В этом случае, когда матрица G генерирования представляет собой матрицу K×N, устройство кодирования умножает матрицу G генерирования на строку битов (вектор u) информационных битов, включающих в себя K битов, и генерирует кодовое слово с (=uG), включающее в себя N битов. Кодовое слово (код LDPC), которое генерирует устройство кодирования, принимают на стороне приема, используя заданный путь связи.

Код LDPC может быть декодирован с использованием алгоритма, называемого вероятностным декодированием, предложенным Галлагером, то есть, с использованием алгоритма передачи сообщений, используя распространение доверия по, так называемому, графу Таннера, включающему в себя переменный узел (также называется узлом сообщения) и узел проверки. Ниже переменный узел и узел проверки, соответственно, называются просто узлами.

На фиг. 2 показана блок-схема последовательности операций, иллюстрирующая последовательность декодирования кода LDPC.

Ниже реальное значение (прием LLR), которое получают путем представления вероятности "0" значения в i-ом бите кода для кода LDPC (одного кодового слова), принятого стороной приема, логарифмом отношения вероятностей, соответственно, называются значением u_0i приема. Кроме того, выход сообщения из узла проверки называют u_j, и выход сообщения из переменного узла обозначают как v_i.

Вначале, при декодировании кода LDPC, как представлено на фиг. 2, на этапе S11, принимают код LDPC, сообщение (сообщение узла проверки) u_j инициализируют в "0", и переменную k, которая принимает значение целого числа, в качестве счетчика повторения обработки инициализируют в "0", и обработка переходит на этап S12. На этапе S12 сообщение (сообщение переменного узла) v_i рассчитывают путем выполнения операции (операция переменного узла), представленной уравнением (1), на основе значения u_0i приема, полученного при приеме кода LDPC, и сообщение u_j рассчитывают путем выполнения операции (операции проверочного узла), представленной уравнением (2), на основе сообщения v_i.

Уравнение 1

Уравнение 2

Здесь d_v и d_c в уравнении (1) и в уравнении (2), соответственно, представляют собой параметры, которые могут быть произвольно выбраны и иллюстрируется количество "1" в продольном направлении (столбец) и в поперечном направлении (ряд) в матрице Н проверки на четность. Например, в случае кода LDPC (код LDPC (3, 6)) в отношении матрицы Н проверки на четность с весом столбца 3 и весом ряда 6, как представлено на фиг. 1, устанавливают d_v=3 и d_c=6.

В операции переменного узла в уравнении (1) и в операции проверочного узла в уравнении (2), поскольку сообщение, введенное из ребра (линия, соединяющая переменный узел и проверочный узел) для вывода сообщения, не является целью операции, диапазон операции становится равным от 1 до d_v-1 или от 1 до d_c-1. Операция проверочного узла в соответствии с уравнением (2), выполняется фактически путем предварительного формирования таблицы функции R (v₁, v₂), представленной уравнением (3), определенной по выходу в отношении двух входных значений v₁ и v₂, и последовательно (рекурсивно) используя таблицу, как представлено уравнением (4).

Уравнение 3

Уравнение 4

На этапе S12, выполняют последовательное приращение переменной k на "1", и обработка переходит на этап S13. На этапе S13 определяют, превышает ли величина переменной k заданное число раз С повторений декодирований. Когда на этапе S13 определяют, что переменная k не больше чем С, обработка возвращается на этап S12, и ту же обработку повторяют ниже.

Когда на этапе S13 определяют, что переменная k больше, чем С, обработка переходит на этап S14, сообщение v_i, которое соответствует результату декодирования, которое должно быть в конечном итоге выведено, рассчитывают путем выполнения операции, представленной уравнением (5), и выводят, и обработка декодирования кода LDPC заканчивается.

Уравнение 5

В этом случае, операция по уравнению (5) выполняется, используя сообщение u_j из всех ребер, соединенных с переменным узлом, отличных от операции переменного узла в соответствии с уравнением (1).

На фиг. 3 представлена иллюстрация примера матрицы Н проверки на четность для кода LDPC (3, 6) (скорость кодирования 1/2 и длина кода 12).

В матрице Н проверки на четность по фиг. 3 вес столбца установлен равным 3, и вес ряда установлен равным 6, аналогично фиг. 1.

На фиг. 4 представлена иллюстрация графа Таннера матрицы Н проверки на четность по фиг. 3.

На фиг. 4 проверочный узел представлен "+" (плюс), и переменный узел представлен "=" (равенство). Проверочный узел и переменный узел соответствуют ряду и столбцу матрицы Н проверки на четность. Линия, которая соединяет проверочный узел и переменный узел, представляет собой кромку и соответствует "1" элементов матрицы проверки на четность.

Таким образом, когда элемент j-ого ряда и i-ого столбца матрицы проверки на четность равен 1, на фиг. 4, i-ый переменный узел (узел "=") с верхней стороны и j-ый проверочный узел (узел "+") с верхней стороны соединяются ребром. Ребро представляет, что бит кода, соответствующий переменному узлу, имеет состояние ограничения, соответствующее проверочному узлу.

В алгоритме произведения суммы, который представляет собой способ декодирования для кода LDPC, многократно выполняют операцию переменного узла и операцию проверочного узла.

На фиг. 5 показана иллюстрация операции переменного узла, которая выполняется переменным узлом.

В переменном узле сообщение v_i, которое соответствует кромке для расчетов, рассчитывают с помощью операции переменного узла по уравнению (1), используя сообщения u₁ и u₂ из остальных ребер, соединенных с переменным узлом и значением u_0i приема. Сообщения, которые соответствуют другим ребрам, также рассчитывают, используя тот же способ.

На фиг. 6 представлена иллюстрация операции проверочного узла, которую выполняет проверочный узел.

В этом случае, операция проверочного узла по уравнению (2) может быть перезаписана уравнением (6), используя соотношение уравнения а×b=exp{ln(|а |)+ln(|b|)}×sign(а)×sign(b). Однако, sign(x) равен 1, в случае х≥0, и равен -1, в случае х<0.

Уравнение 6

При х≥0, если функция φ(х) определена, как уравнение φ(х)=ln (tanh (х/2)), реализуется уравнение φ^-1(х)=2tanh^-1(e^-x). По этой причине уравнение (6) может быть изменено в уравнение (7).

Уравнение 7

В проверочном узле операцию проверочного узла в соответствии с уравнением (2) выполняют в соответствии с уравнением (7).

Таким образом, в проверочном узле, как представлено на фиг. 6, сообщение u_j, которое соответствует ребру для расчета, рассчитывают, используя операцию проверочного узла по уравнению (7), используя сообщения v₁, v₂, v₃, v₄ и v₅ из оставшихся ребер, соединенных с проверочным узлом. Сообщения, которые соответствуют другим ребрам, также рассчитывают с помощью того же способа.

Функция φ(х) в уравнении (7) может быть представлена, как φ(х)=ln((е^х+1)/(е^х-1)), и φ(х)=φ^-1(х) удовлетворяется при х>0. Когда функции φ(х) и φ^-1(х) воплощают в виде аппаратных средств, функции φ(х) и φ^-1(х) могут быть воплощены, используя LUT (справочную таблицу). Однако, обе функции φ(х) и φ^-1(х) становятся одной LUT.

Пример конфигурации системы передачи, в которой применяется настоящая технология

На фиг. 7 показана иллюстрация примера конфигурации варианта осуществления системы передачи (термин система означает логическое объединение множества устройств, и устройство в каждой конфигурации может быть размещено или может не быть размещено в одном и том же корпусе), в котором применяется настоящее изобретение.

На фиг. 7 система передачи включает в себя устройство 11 передачи и устройство 12 приема.

Например, устройство 11 передачи передает (выполняет широковещательную передачу) (передает) программу телевизионной широковещательной передачи, и так далее. Таким образом, например, устройство 11 передачи кодирует целевые данные, которые представляют собой цель передачи, такие как данные изображения и аудиоданные, как программу, в кодах LDPC, и, например, передает их через путь 13 передачи данных, такой как спутниковый контур, наземная волна и кабель (проводной контур).

Устройство 12 приема принимает код LDPC, переданный из устройства 11 передачи через путь 13 передачи данных, декодирует код LDPC для получения целевых данных, и выводит эти целевые данные.

В этом случае, известно, что код LDPC, используемый системой передачи по фиг. 7, проявляет очень высокие возможности на пути передачи данных в условиях AWGN (аддитивного белого Гауссова шума).

В то же время, на пути 13 передачи данных могут быть сгенерированы пакетная ошибка или разрушение информации. В частности, в случае, когда путь 13 передачи данных представляет собой наземную волну, например, в системе OFDM (ортогональное мультиплексирование с частотным разделением), мощность определенного символа может стать равной 0 (разрушение информации) в соответствии с задержкой эхо-сигнала (другого канала распространения, чем основной канал), в среде с многолучевым распространением, в которой D/U (отношение желательного к нежелательному) составляет 0 дБ (мощность нежелательного = мощность эхо-сигнала, равная мощности желательного = основной канал распространения).

В случае частотного дрожания сигнала (канал передачи данных, в котором суммируют задержку, равную 0, и эхо-сигнал, имеющий допплеровскую частоту), когда D/U составляет 0 дБ, общая мощность символа OFDM в определенный момент времени может стать равной 0 (разрушение информации), из-за допплеровской частоты.

Кроме того, пакетная ошибка может быть сгенерирована из-за ситуации в проводной линии от модуля приема (не представлен на чертежах) стороны приемного устройства 12, такого как антенна, принимающая сигнал из устройства 11 передачи, в приемное устройство 12, или из-за нестабильности источника питания приемного устройства 12.

В то же время, при декодировании кода LDPC в переменном узле, в соответствии со столбцом матрицы H проверки на четность, и бита кода для кода LDPC, как представлено на фиг. 5, описанной выше, выполняется операция переменного узла, в соответствии с уравнением (1), с добавлением (значения приема u0i для) кода бита для кода LDPC. По этой причине, если генерируется ошибка в битах кода, используемых для операции переменного узла, точность рассчитанного сообщения ухудшается.

При декодировании кода LDPC, в проверочном узле, операция проверочного узла по уравнению (7) выполняется, используя сообщение, рассчитанное переменным узлом, соединенным с проверочным узлом. По этой причине, если увеличивается количество проверочных узлов, в которых генерируется ошибка (включая в себя разрушение информации), одновременно в множестве подключенных переменных узлов (кодах бита для кодов LDPC, соответствующих им), характеристика декодирования ухудшается.

Таким образом, если данные в двух или больше переменных узлах для переменных узлов, соединенных с проверочным узлом, одновременно будут разрушены, проверочный узел возвращает сообщение, в котором вероятность значения, равная 0, и вероятность значения, равная 1, равны друг другу для всех переменных узлов. В этом случае проверочный узел, который возвращает сообщение равных вероятностей, не способствует одной обработке декодирования (одному набору операции переменного узла и операции проверочного узла). В результате, необходимо увеличить количество раз повторений обработки декодирования, характеристики декодирования ухудшаются, и увеличивается потребление энергии питания приемного устройства 12, которое выполняет декодирование кода LDPC.

Поэтому, в системе передачи по фиг. 7, устойчивость к пакетным ошибкам или к разрушению может быть улучшена, в то время как рабочие характеристики канала передачи данных AWGN (канала AWGN) сохраняется.

Пример конфигурации устройства 11 передачи

На фиг. 8 показана блок-схема, иллюстрирующая пример конфигурации устройства 11 передачи по фиг. 7.

В устройстве 11 передачи, один или больше входных потоков, соответствующим целевым данным, подают в адаптацию режима/мультиплексор 111.

Адаптация режима/мультиплексор 111 выполняет выбор режима и выполняет такую обработку, как мультиплексирование одного или больше входных потоков, подаваемых в него, в соответствии с необходимостью, и подает полученные в результате данные в заполнитель 112.

Заполнитель 112 выполняет необходимое заполнение нулями (вставку нулей) в отношении данных, подаваемых из режима адаптации/мультиплексора 111, и подает полученные в результате данные в скремблер 113 ВВ.

Скремблер 113 ВВ выполняет скремблирование в основной полосе пропускания (скремблирование ВВ) в отношении данных, подаваемых из заполнителя 112, и подает полученные в результате данные в кодер 114 ВСН.

Кодер 114 ВСН выполняет кодирование ВСН в отношении данных, подаваемых из скремблера 113 ВВ, и подает полученные в результате данные, как целевые данные LDPC, которые представляют собой цель кодирования LDPC, в кодер 115 LDPC.

Кодер 115 LDPC выполняет кодирование LDPC, в соответствии с матрицей проверки на четность, в которой матрица четности, представляющая собой часть, соответствующую биту четности кода LDPC, становится ступенчатой структурой в отношении целевых данных LDPC, подаваемых из кодера 114 ВСН, и выводит код LDPC, в котором целевые данные LDPC представляют собой информационные биты.

Таким образом, кодер 115 LDPC выполняет кодирование LDPC для кодирования целевых данных LDPC с LDPC, таким как код LDPC (соответствующим матрице проверки на четность), определенным в заданном стандарте в DVB-S.2, DVB-T.2, DVB-C.2 и т.п., и выводит полученный в результате заданный код LDPC (соответствующий матрице проверки на четность) и т.п.

Код LDPC, определенный в стандарте DVB-S.2, DVB-T.2 и DVB-C.2, представляет собой код IRA (неравномерное накопление повторений), и матрица четности матрицы проверки на четность кода LDPC становятся ступенчатой структурой. Матрица четности и ступенчатая структура будут описаны ниже. Код IRA описан, например, в публикации "Irregular Repeat-Accumulate Codes", H. Jin, A. Khandekar, and R.J. McEliece, in Proceedings of 2nd International Symposium on Turb₀ codes and Related Topics, pp. 1-8, Sept. 2000.

Код LDPC, который выводит кодер 115 LDPC, подают в перемежитель 116 битов.

Перемежитель 116 битов выполняет перемежение битов, которое будет описано ниже в отношении кода LDPC, подаваемого из кодера 115 LDPC, и подает код LDPC после перемежения битов в преобразователь 117.

Преобразователь 117 отображает код LDPC, подаваемый из перемежителя 116 битов, на точку сигнала, представляющую один символ ортогональной модуляции в модуле (модуле символа) битов кода одного или больше битов кода LDPC, и выполняет ортогональную модуляцию (многоуровневую модуляцию).

Таким образом, преобразователь 117 выполняет отображение кода LDPC, подаваемого из перемежителя 116 битов, на точку сигнала, определенную способом модуляции, выполняющим ортогональную модуляцию кода LDPC на плоскости IQ (совокупность IQ), определенной осью I, представляющей компонент I с той же фазой, что и несущая, и осью Q, представляющей компонент Q, ортогональный несущей, и выполняет ортогональную модуляцию.

В этом случае, в качестве способа модуляции для ортогональной модуляции, выполняемой преобразователем 117, существуют способы модуляции, включающие в себя способ модуляции, определенный в стандарте DVB-S.2, DVB-T.2, DVB-C.2 и т.п., и другой способ модуляции, то есть, BPSK (двоичная модуляция со сдвигом фазы), QPSK (квадратурная модуляция со сдвигом фазы), 8PSK (модуляция со сдвигом фазы), 16APSK (амплитудная модуляция со сдвигом фазы), 32APSK, 16QAM (квадратурная амплитудная модуляция), 64QAM, 256QAM, 1024QAM, 4096QAM, 4РАМ (импульсно-амплитудная модуляция), и т.п. В преобразователе 117 выполняется ортогональная модуляция, на основе которой был ранее установлен способ модуляции, в соответствии с операцией оператора устройства 11 передачи.

Данные (результат отображения, где символ отображен на точку в сигнале), которые были получены в результате обработки в преобразователе 117, подают в перемежитель 118 по времени.

Перемежитель 118 по времени выполняет перемежение по времени (перемежение в направлении времени) в модулях символов в отношении данных, подаваемых из преобразователя 117, и подает полученные в результате данные в кодер SISO/MISO (кодер SISO/MISO (один вход - один выход/множество входов - один выход)) 119.

Кодер 119 SISO/MISO выполняет пространственно-временное кодирование в отношении данных, подаваемых из перемежителя 118 по времени, и подает эти данные в перемежитель 120 по частоте.

Перемежитель 120 по частоте выполняет перемежение по частоте (перемежение в направлении частоты) в модулях символа в отношении данных, подаваемых из кодера 119 SISO/MISO, и подает эти данные в построитель фрейма/ модуль 131 выделения ресурсов.

С другой стороны, например, данные управления (сигналы) для передачи управления, такие как сигналы ВВ (сигналы в основной полосе пропускания) (заголовок ВВ), подают в кодер 121 ВСН.

Кодер 121 ВСН выполняет кодирование ВСН в отношении подаваемых в него сигналов и подает данные, полученные в результате, в кодер 122 LDPC, аналогично кодеру 114 ВСН.

Кодер 122 LDPC устанавливает данные, поданные из кодера 121 ВСН, как целевые данные LDPC, выполняет кодирование LDPC в отношении этих данных, и подает код LDPC, полученный в результате, в преобразователь 123, аналогичный кодеру 115 LDPC.

Преобразователь 123 отображает код LDPC, подаваемый из кодера 122 LDPC, на точку сигнала, представляющую один символ ортогональной модуляции в единицах (модулях символа) битов кода одного или больше битов кода LDPC, выполняет ортогональную модуляцию и подает полученные в результате данные в перемежитель 124 по частоте, аналогично преобразователю 117.

Перемежитель 124 по частоте выполняет перемежение частоты в модулях символа в отношении данных, подаваемых из кодера 123 QAM, и подает эти данные в модуль 131 построения фрейма/выделения ресурсов, аналогично перемежителю 120 по частоте.

Модуль 131 построения фрейма/выделения ресурсов вставляет символы пилотных сигналов в необходимые положения среди данных (символов), подаваемых из перемежителей 120 и 124 по частоте, выполняет конфигурирование фрейма (например, фрейма физического уровня (PL), фрейма Т2, фрейма С2 и так далее), включающего в себя заданное количество символов из данных (символов), полученных в результате, и подает этот фрейм в модуль 132 генерирования OFDM.

Модуль 132 генерирования OFDM генерирует сигнал OFDM, соответствующий фрейму, из фрейма, подаваемого из модуля 131 построения фрейма/выделения ресурсов, и передает сигнал OFDM через путь 13 передачи данных (фиг. 7).

Здесь, например, устройство 11 передачи может быть выполнено без включения части блоков, представленных на фиг. 8, таких как перемежитель 118 по времени, кодер 119 SISO/MISO, перемежитель 120 по частоте и перемежитель 124 по частоте.

На фиг. 9 иллюстрируется пример конфигурации перемежителя 116 битов по фиг. 8.

Перемежитель 116 битов включает в себя функцию для перемежения данных и включает в себя перемежитель 23 четности, перемежитель 24 со скручиванием столбцов и демультиплексор (DEMUX) 25. Здесь перемежитель 116 битов может быть сконфигурирован без включения одного или обоих из перемежителя 23 четности и перемежителя 24 со скручиванием столбцов.

Перемежитель 23 четности выполняет перемежение четности для перемежения битов четности кода LDPC, подаваемого из кодера 115 LDPC, в положения других битов четности и подает код LDPC после перемежения четности в перемежитель 24 со скручиванием столбцов.

Перемежитель 24 со скручиванием столбцов выполняет перемежение со скручиванием столбцов в отношении кода LDPC, подаваемого из перемежителя 23 четности, и подает код LDPC после перемежения скручивания столбцов в демультиплексор 25.

Таким образом, в преобразователе 117 на фиг. 8, биты кода одного или больше битов кода LDPC отображают на точку сигнала, представляющую один символ ортогональной модуляции, и передают.

В перемежителе 24 со скручиванием столбцов выполняют перемежение со скручиванием столбцов, которое будет описано ниже, как обработку изменения компоновки, для изменения компоновки битов кода для кода LDPC, подаваемого из перемежителя 23 четности, таким образом, что множество битов кода для кода LDPC, соответствующих 1 в любом одном ряду матрицы проверки на четность, используемой кодером 115 LDPC, не включено в один символ.

Демультиплексор 25 выполняет обработку взаимного обмена для положений взаимного обмена двух или больше битов кода для кода LDPC, который становится символом в отношении кода LDPC, подаваемого из перемежителя 24 со скручиванием столбцов, и получает код LDPC, в котором усиливается устойчивость к AWGN и т.п. Кроме того, демультиплексор 25 подает два или больше битов кода для кода LDPC, полученного путем обработки взаимного обмена, как символ, в преобразователь 117 (фиг. 8).

На фиг. 10 иллюстрируется матрица H проверки на четность, которая используется для кодирования LDPC кодером 115 LDPC на фиг. 8.

Матрица H проверки на четность становится структурой LDGM (матрица генерирования с низкой плотностью) и может быть представлена, как уравнение H=[H_A|Η_T] (матрица, в которой элементы информационной матрицы H_A установлены в левые элементы и элементы матрицы Η_T четности, установлены в правые элементы), используя информационную матрицу H_A части, соответствующей информационным битам, среди битов кода для кода LDPC и матрицы Η_T четности, соответствующих битам четности.

В этом случае, количество битов для информационных битов среди битов кода для одного кода LDPC (одно кодовое слово) и количество битов для битов четности называются длиной К информации и длиной M четности, соответственно, и количество битов для битов кода одного кода LDPC называется длиной кода N (=K+М).

Длину K информации и длину M четности кода LDPC, имеющего определенную длину N кода, определяют по скорости кодирования. Матрица H проверки на четность становится матрицей, в которой количество рядов × на количество столбцов равно Μ×N. Информационная матрица H_A становится матрицей с размером Μ×K и матрица Η_T четности становится матрицей Μ×M.

На фиг. 11 иллюстрируется матрица Η_T четности матрицы Η проверки на четность кода LDPC, которая определена в стандарте DVB-S.2, DVB-T.2 и DVB-C.2.

Матрица Η_T четности матрицы Η проверки на четность кода LDPC, которая определена в стандарте DVB-T.2 и т.п., становится матрицей ступенчатой структуры (нижней бидиагональной матрицей), в которой элементы, равные 1, размещены в форме лестницы, как представлено на фиг. 11. Вес ряда матрицы Η_T четности становится равным 1 в отношении первого ряда и становится равным 2 в отношении оставшихся рядов. Вес столбцов становится равным 1 в отношении конечного столбца и становится равным 2 в отношении оставшихся столбцов.

Как описано выше, код LDPC матрицы H проверки на четность, в которой матрица Η_T четности становится ступенчатой структурой, можно легко сгенерировать, используя матрицу Η проверки на четность.

Таким образом, код LDPC (одно кодовое слово) представлен вектором с ряда, и вектор столбца, полученный путем транспонирования вектора ряда, представлен, как C^T. Кроме того, часть информационных битов вектора с ряда, которая должна стать кодом LDPC, представлена вектором А ряда, и часть битов четности представлена вектором Τ ряда.

Вектор с ряда может быть представлен уравнением с=[А|Т] (вектор ряда, в котором элементы вектора А ряда установлены в левые элементы, и элементы вектора Τ ряда установлены в правые элементы), используя вектор В ряда, соответствующий информационным битам, и вектор Τ ряда, соответствующий битам четности.

В матрице Η проверки на четность и в векторе с=[А|Т], соответствующем коду LDPC, должно удовлетворяться уравнение Hc^T=0. Вектор Τ ряда, который соответствует битам четности, составляющим вектор ряда с=[А|Т], удовлетворяющий уравнению Hc^T=0, может быть последовательно рассчитан путем установки элементов каждого ряда в 0, последовательно (в порядке) от элементов первого ряда вектора Hc^T в уравнении Hc^T=0, когда матрица Η_T четности матрицы Η=[H_A|Η_T] проверки на четность становится ступенчатой структурой, представленной на фиг. 11.

На фиг. 12 показана иллюстрация матрицы Η проверки на четность кода LDPC, который определен в стандарте DVB-T.2 и т.п.

Вес столбца становится равным X в отношении столбцов KX от первого столбца матрицы H проверки на четность кода LDPC, определенного в стандарте DVB-T.2 и т.п., становится равным 3 в отношении следующих K3 столбцов, становится равным 2 в отношении следующих (М-1) столбцов, и становится равным 1 в отношении конечного столбца.

В этом случае, KX+K3+М-1+1 равно длине N кода.

На фиг. 13 представлена иллюстрация количества KX, K3, и M столбцов и веса X столбца в отношении каждого значения скорости r кодирования кода LDPC, определенного в стандарте DVB-T.2 и т.п.

В стандарте DVB-T.2 и т.п. определены коды LDPC, которые имеют длину кода N 64800 битов и 16200 битов.

Что касается кода LDPC, имеющего длину N кода 64800 битов, определены 11 скоростей кодирования (номинальных скоростей) 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 и 9/10. Что касается кода LDPC, имеющего длину N кода 16200 битов, определены 10 скоростей кодирования 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 и 8/9.

Далее длина N кода 64800 битов называется 64 килобита, и длина N кода 16200 битов называется 16 килобит.

Что касается LDPC, частота ошибки проявляет тенденцию быть низкой в бите кода, соответствующем столбцу, вес столбца которого в матрице H проверки на четность велик.

В матрице H проверки на четность, которая представлена на фиг. 12 и 13 и определена в стандарте DVB-T.2 и т.п., вес столбца для столбца стороны заголовка (левой стороны) проявляет тенденцию быть большим. Поэтому, что касается кода LDPC, соответствующего матрице H проверки на четность, бит кода стороны заголовка проявляет тенденцию быть сильным в отношении ошибки (существует устойчивость в отношении ошибок), и бит кода завершающей стороны проявляет тенденцию быть слабым в отношении ошибки.

На фиг. 14 иллюстрируется пример компоновки 16 символов (точек сигнала, соответствующих им) на плоскости IQ, когда выполняется 16QAM преобразователем 117 по фиг. 8.

Таким образом, буква А на фиг. 14 иллюстрирует символы 16QAM в DVB-T.2 (точка сигнала, соответствующая символу).

В 16QAM существует один символ, представленный 4 битами и 16 символами (=2⁴). Эти 16 символов размещены таким образом, что направление I × направление Q принимает форму квадрата 4×4, на основе исходной точки на плоскости IQ.

Если (i+1)-ый бит от старшего значащего бита из строки битов, представленной одним символом, будет представлен, как бит y_i, 4 бита, представленные одним символом 16QAM, могут быть представлен, как биты y₀, у₁, y₂ и у₃, соответственно, последовательно от старшего значащего бита из. Когда способ модуляции представляет 16QAM, 4 бита кодовых битов для кода LDPC становятся символом (значение символа), равным 4 бита y₀-у₃ (символизированы).

На фиг. 14 иллюстрируется граница битов в отношении каждого из 4 битов (ниже называются символьными битами) y₀-у₃, представленными символом 16QAM.

В этом случае граница битов в отношении символьного бита y_i (на фиг. 14, i=0, 1, 2 и 3) означает границу символа, в которой символьный бит y_i становится равным 0, и символа, в котором символьный бит y_i становится равным 1.

Как представлено буквой В на фиг. 14, только одно место на оси Q в плоскости IQ становится границей бита в отношении старшего значащего символьного бита y₀ из 4 битов символьных битов y₀-у₃, представленных символом 16QAM, и только одно место на оси I плоскости IQ становится границей битов в отношении второго (второго от старшего значащего бита из) символьного бита у₁.

Что касается третьего символьного бита у₂, два места на плоскости между первым и вторым столбцами с левой стороны, и место между третьим и четвертым столбцами среди символов 4×4, становятся границами бита.

Что касается четвертого символьного бита у₃, два места на месте между первым и вторым рядами с верхней стороны и место между третьим и четвертым рядами, среди символов 4×4, становятся границами бита.

В символьных битах y_i, которые представлены символами, когда количество символов за пределами границ бита велико, трудно сгенерировать ошибку (вероятность ошибки будет низкой), и когда количество символов, близкое к границам бита, велико, ошибку легко сгенерировать (высокая вероятность ошибки).

Если биты (сильные в отношении ошибки), в которых с трудом генерируется ошибка, назвать "сильными битами", и биты (слабые в отношении ошибки), в которых легко генерируется ошибка, назвать "слабыми битами", в отношении 4 битов символьных битов y₀-у₃ символа 16QAM, старший значащий символьный бит y₀ и второй символьный бит y₁ становятся сильными битами, и третий символьный бит у₂, и четвертый символьный бит у₃ становятся слабыми битами.

На фиг. 15-17 иллюстрируется пример компоновки (точек сигнала, соответствующих) 64 символов на плоскости IQ, то есть, символов 16QAM DVB-T.2, когда 64QAM выполняется с помощью преобразователя 117 на фиг. 8.

В 64QAM один символ представляет 6 битов, и существуют 64 символа (=2⁶). Эти 64 символа располагаются таким образом, что направление I × направление Q образует форму квадрата размером 8×8 на основе исходной точки плоскости IQ.

Символьные биты одного символа 64QAM могут быть представлены, как y₀, у₁, y₂, у₃, y₄ и y₅ последовательно от старшего значащего бита. Когда способ модуляции представляет собой 64QAM, 6 битов из битов кода для кода LDPC становятся символом для символьных битов от y₀ до y₅ из 6 битов.

В этом случае, на фиг. 15 иллюстрируются границы битов в отношении каждого из старшего значащего символьного бита y₀ и второго символьного бита y₁ среди символьных битов от y₀ до y₅ символа 64QAM, на фиг. 16 иллюстрируются границы битов в отношении каждого из третьего символьного бита у₂ и четвертого символьного бита у₃, и на фиг. 17 иллюстрируются границы битов в отношении каждого из пятого символьного бита y₄ и шестого символьного бита y₅.

Как представлено на фиг. 15, граница бита в отношении каждого из старшего значащего символьного бита y₀ и второго символьного бита y₁ становится одним местом. Как представлено на фиг. 16, границы битов в отношении каждого из третьего символьного бита у₂ и четвертого символьного бита у₃ становятся двумя местами. Как представлено на фиг. 17, границы битов в отношении каждого из пятого символьного бита y₄ и шестого символьного бита y₅ становятся четырьмя местами.

Поэтому, что касается символьных битов y₀-y₅ для символа 64QAM, старший значащий символьный бит y₀ и второй символьный бит y₁ становятся сильными битами, и третий символьный бит у₂, и четвертый символьный бит у₃ становятся следующими сильными битами. Кроме того, пятый символьный бит y₄ и шестой символьный бит y₅ становятся слабыми битами.

На фиг. 14 и 15-17 можно видеть, что в отношении символьных битов для символа ортогональной модуляции верхние биты проявляют тенденцию становиться сильными битами, и нижние биты проявляют тенденцию становиться слабыми битами.

На фиг. 18 представлена иллюстрация примера компоновки плоскости IQ (для точек сигнала, соответствующих) 4 символов в случае, когда спутниковый контур принят в качестве канала 13 передачи данных (фиг. 7), и QPSK выполняют в преобразователе 117 на фиг. 8, то есть, например, иллюстрация компоновки точки сигнала QPSK в DVB-S.2.

В QPSK для DVB-S.2 символ отображают на любую из 4 точек сигналов на окружности круга, радиус которого с центром в исходной точке плоскости IQ равен р.

На фиг. 19 представлена иллюстрация примера компоновки плоскости IQ из 8 символов в случае, когда спутниковый контур принят, как канал 13 передачи данных (фиг. 7) и 8PSK выполняют в преобразователе 117 на фиг. 8, то есть, например, иллюстрация компоновки точек сигнала 8PSK для DVB-S.2.

При 8PSK для DVB-S.2, символ отображают на любую из 8 точек сигнала на окружности круга, радиус которого с центром в исходной точке плоскости IQ равен р.

На фиг. 20 показан пример компоновки на плоскости IQ из 16 символов в случае, когда спутниковый контур принят, как канал 13 передачи данных (фиг. 7) и 16APSK выполняют в преобразователе 117 на фиг. 8, то есть, например, иллюстрация компоновки точек сигналов 16APSK для DVB-S.2.

Буква А на фиг. 20 обозначает совокупность 16APSK для DVB-S.2.

В 16APSK для DVB-S.2 символ отображается на любую из в сумме 16 точек сигнала для 4 точек сигнала на окружности круга, радиус которого с центром в исходной точке плоскости IQ составляет R₁, и 12 точек сигнала на окружности круга, радиус которого составляет R₂ (>R₁).

Буквой В на фиг. 20 иллюстрируется γ=R₂/R₁, что представляет собой отношение радиусов R₂ и R₁ в совокупности 16APSK для DVB-S.2.

В совокупности 16APSK для DVB-S.2, отношение γ радиусов R₂ и R₁ изменяется в зависимости от каждой скорости кодирования.

На фиг. 21 показан пример компоновки на плоскости IQ из 32 символов в случае, когда спутниковый контур принят, как канал 13 передачи данных (фиг. 7), и 32APSK выполняют в преобразователе 117 на фиг. 8, то есть, например, иллюстрация компоновки точек сигнала 32APSK для DVB-S.2.

В позиции А на фиг. 21 иллюстрируется совокупность 32APSK для DVB-S.2.

При 32APSK для DVB-S.2 символ отображается на любую из в сумме 32 точек сигнала из 4 точек сигнала на окружности круга, радиус которого с центром в исходной точке на плоскости IQ составляет R₁, 12 точек сигнала на окружности круга, радиус которого составляет R₂ (>R₁) и 16 точек сигнала на окружности круга, радиус которого составляет R₃ (>R₂).

В позиции В на фиг. 21 иллюстрируется γ₁=R₂/R₁, что представляет собой отношение радиусов R₂ и R₁ в совокупности 32APSK для DVB-S.2 и γ₂=R₃/R₁, что представляет собой отношение радиусов R₃ и R₁.

В совокупности 32APSK для DVB-S.2, отношение γ1 радиусов R₂ и R₁ и отношение γ₂ радиусов R₃ и R₁ изменяются в зависимости от каждой скорости кодирования.

Даже для символьных битов из символов каждой квадратурной модуляции (QPSK, 8PSK, 16APSK и 32APSK) в DVB-S.2, с иллюстрацией совокупностей на фиг. 18 - фиг. 21, аналогично случаям, показанным на фиг. 14 - фиг. 17, существуют сильные биты и слабые биты.

Как описано со ссылкой на фиг. 12 и фиг. 13, в отношении кода LDPC, выводимого кодером 115 LDPC (фиг. 8), существуют биты кода, сильные в отношении ошибки, и биты кодов, слабые в отношении ошибки.

Как описано со ссылкой на фиг. 14-21, в отношении символьных битов для символа ортогональной модуляции, выполняемой преобразователем 117, существуют сильные биты и слабые биты.

Поэтому, если биты кодов для кода LDPC, сильного в отношении ошибок, выделяют для слабых символьных битов для символа ортогональной модуляции, может быть в целом снижена устойчивость к ошибке.

Поэтому, рассматривается перемежитель, который выполняет перемежение битов кодов для кода LDPC таким образом, что биты кода для кода LDPC, слабого в отношении ошибки, выделяют для сильных битов (символьных битов) символа ортогональной модуляции.

Демультиплексор 25 на фиг. 9 может выполнять обработку перемежителя.

На фиг. 22 представлена иллюстрация обработки демультиплексора 25 по фиг. 9.

Таким образом, в позиции А на фиг. 18 иллюстрируется пример функциональной конфигурации демультиплексора 25.

Демультиплексор 25 включает в себя запоминающее устройство 31 и модуль 32 взаимного обмена.

Код LDPC подают из кодера 115 LDPC в запоминающее устройство 31.

Запоминающее устройство 31 имеет емкость хранения для хранения mb битов в направлении ряда (в поперечном направлении) и хранения N/(mb) битов в направлении столбца (в продольном) направлении. Запоминающее устройство 31 записывает биты кода для кодов LDPC, подаваемых в него в направлении столбца, считывает биты кода в направлении ряда, и подает биты кода в модуль 32 взаимного обмена.

В этом случае N (= длина информации K + длина M четности) представляет длину кода для кода LDPC, как описано выше.

Кроме того, m представляет количество битов для битов кода для кода LDPC, которое становится одним символом, и b представляет множитель, который является заданным положительным целым числом и используется для выполнения целочисленного умножения m. Демультиплексор 25 символизирует биты кода для кода LDPC в модулях заданных битов m. Однако множитель b представляет количество символов, полученных однократной символизацией в демультиплексоре 25.

В позиции А на фиг. 22 иллюстрируется пример конфигурации демультиплексора 25 в случае, когда способ модуляции представляет собой 64QAM и т.п., при котором выполняют отображение для любой из 64 точек сигнала, и, поэтому, количество m битов кода для кода LDPC, становящимся одним символом, составляет 6 битов.

В позиции А на фиг. 22 множитель b становится равным 1. Поэтому, запоминающее устройство 31 имеет емкость хранения, в которой произведение направления столбца × направление ряда составляет N/(6×1)×(6×1) битов.

В этом случае, область хранения запоминающего устройства 31, в которой направление ряда составляет 1 бит, и которая продолжается в направлении столбца, соответствующим образом называется ниже столбцом. В позиции А на фиг. 22 запоминающее устройство 31 включает в себя 6 (=6×1) столбцов.

В демультиплексоре 25 запись битов кода для кода LDPC в направлении вниз (направление столбца) с верхней стороны столбцов, составляющих запоминающее устройство 31, выполняют в направлении столбцов, представляющем собой направление направо с левой стороны.

Если запись битов кода заканчивается в нижней части самого правого столбца, биты кода считывают в модулях по 6 битов (mb битов) в направлении ряда с первого ряда всех столбцов, составляющих запоминающее устройство 31, и подают в модуль 32 взаимного обмена.

Модуль 32 взаимного обмена выполняет обработку взаимного обмена для положений взаимного обмена битов кода для 6 битов из запоминающего устройства 31, и выводит 6 битов, полученных в результате, как 6 символьных битов y₀, у₁, у₂, у₃, y₄ и y₅, представляющих один символ 64QAM.

Таким образом, биты кода, состоящие из mb битов (в данном случае, 6 битов) считывают из запоминающего устройства 31 в направлении ряда. Однако, если i-ый (i=0, 1, …, и mb-1) бит от старшего значащего бита из битов кода, состоящего из mb битов, считанных из запоминающего устройства 31, будет представлен, как бит b_i, биты кода для 6 битов, которые считывают из запоминающего устройства 31 в направлении ряда, могут быть представлены, как биты b₀, b₁, b₂, b₃, b₄ и b₅, последовательно от старшего значащего бита.

Что касается весов столбцов, описанных со ссылкой на фиг. 12 и 13, бит кода в направлении бита b₀ становится битом кода, сильным в отношении ошибки, и бит кода в направлении бита b₅ становится битом кода, слабым в отношении ошибки.

В модуле 32 взаимного обмена может быть выполнена обработка взаимного обмена для взаимного обмена положениями битов кода b₀-b₅ из 6 битов из запоминающего устройства 31, таким образом, что биты кода, слабые в отношении ошибки, среди битов кода b₀-b₅ из 6 битов из запоминающего устройства 31, выделяют для сильных битов среди символьных битов y₀-y₅ одного символа 64QAM.

В этом случае, в качестве способов взаимного обмена, для выполнения взаимного обмена битами кодов b₀-b₅ из 6 битов из запоминающего устройства 31 и выделения битов кода от b_{0 до} b₅ из 6 битов для 6 символьных битов y₀-y₅, представляющих один символ 64QAM, рассматриваются различные способы, предложенные отдельными компаниями.

В позиции В на фиг. 22 иллюстрируется первый способ взаимного обмена, в позиции С на фиг. 22 иллюстрируется второй способ взаимного обмена, и в позиции D на фиг. 22 иллюстрируется третий способ взаимного обмена.

В позиции В на фиг. 22 - в позиции D на фиг. 22 (так же, как и на фиг. 23, которая будет описана ниже), сегмент линии, соединяющий биты b_i и y_j, означает, что бит b_i кода выделен для символьного бита y_j для символа (для которого был выполнен обмен с положением символьного бита y_j).

В качестве первого способа взаимного обмена в позиции на В позиции В на фиг. 22, предлагается использование любого одного из трех видов способов взаимного обмена. В качестве второго способа взаимного обмена, показанного в позиции С на фиг. 22, предлагается использовать любой один из двух видов способов взаимного обмена.

В качестве третьего способа взаимного обмена, показанного в позиции D на фиг. 22, предлагается последовательно выбирать шесть видов способов взаимного обмена и использовать способ взаимного обмена.

На фиг. 23 иллюстрируется пример конфигурации демультиплексора 25 в случае, когда способ модуляции представляет собой 64QAM и т.п., при котором выполняют отображение на любую из 64 точек сигнала (поэтому, количество m битов из битов кода для кода LDPC, отображенных на один символ, составляет 6 битов, так же, как на фиг. 22), и множитель b равен 2, и четвертый способ взаимного обмена.

Когда множитель b равен 2, запоминающее устройство 31 имеет емкость хранения, в которой направление столбцов × направление рядов составляет N/(6×2)×(6×2) битов и включает в себя 12 (=6×2) столбцов.

На фиг. 23 иллюстрируется последовательность записи кода LDPC в запоминающее устройство 31.

В демультиплексоре 25, как описано со ссылкой на фиг. 22, запись битов кода для кода LDPC в направлении вниз (направление столбцов) с верхней стороны столбцов, составляющих запоминающее устройство 31, выполняют в направлении столбцов, в направлении назад с левой стороны.

Если запись битов кода заканчивается на нижней части самого правого столбца (если запись кодового слова была закончена), биты кода считывают в модуле из 12 битов (mb битов) в направлении ряда из первого ряда всех столбцов, составляющих запоминающее устройство 31, и подают в модуль 32 взаимного обмена.

Модуль 32 взаимного обмена выполняет обработку взаимного обмена для взаимного обмена положениями битов кода из 12 битов, поступивших из запоминающего устройства 31, используя четвертый способ взаимного обмена, и выводит 12 битов, полученных в результате, как 12 битов, представляющих два символа (b символов) для 64QAM, то есть, шесть символьных битов y0, у₁, у₂, у₃, y₄ и y₅, представляющих один символ для 64QAM, и шесть символьных битов y₀, у₁, у₂, у₃, y₄ и y₅, представляющих следующий один символ.

В этом случае, в позиции В на фиг. 23 иллюстрируется четвертый способ взаимного обмена для обработки взаимного обмена с использованием модуля 32 взаимного обмена, показанного в позиции А на фиг. 23.

Когда множитель b равен 2 (или 3, или больше), при обработке взаимного обмена, биты кода для mb битов выделяют для символьных битов для mb битов, для b последовательных символов. В дальнейшем пояснении, включающем в себя пояснение на фиг. 23, (i+1)-ый бит от старшего значащего бита из символьных битов mb битов из b последовательных символов представлено, как бит (символьный бит) y_i, для удобства пояснения.

Какой вид битов кода соответствует для взаимного обмена, то есть, для улучшения частоты ошибок в канале передачи данных AWGN и т.п., зависит от скорости кодирования или длины кода для кода LDPC и способа модуляции.

Перемежение четности

Далее, со ссылкой на фиг. 24-26, будет описано перемежение четности, выполняемое перемежителем 23 четности по фиг. 9

На фиг. 24 иллюстрируется (часть) графа Таннера матрицы проверки на четность кода LDPC.

Как представлено на фиг. 24, если множество, например, два переменных узла среди переменных узлов (соответствующих им битов кода), одновременно подключенных к проверочному узлу, становятся ошибкой, например в случае разрушения информации, проверочный узел возвращает сообщение, в котором вероятность того, что значение равно О, и вероятность того, значение равно 1, равны друг другу, во все переменные узлы, подключенные к проверочному узлу. По этой причине, если во множестве переменных узлов, подключенных к одному проверочному узлу, одновременно происходит разрушение информации, происходит ухудшение характеристик декодирования.

В то же время, код LDPC, который выводит кодер 115 LDPC по фиг. 8, и который определен в стандарте DVB-S.2 и т.п., представляет собой код IRA, и матрица Η_T четности матрицы Η проверки на четность становится ступенчатой структурой, как представлено на фиг. 11.

На фиг. 25 иллюстрируется матрица Η_T четности, становящаяся ступенчатой структурой, и граф Таннера, соответствующий матрице Η_T четности.

Таким образом, в позиции А на фиг. 25 иллюстрируется матрица Η_T четности, становящаяся ступенчатой структурой, и в позиции В на фиг. 25 иллюстрируется граф Таннера, соответствующий матрице Η_T четности, показанный в позиции А на фиг. 25.

В матрице Η_T четности с ступенчатой структурой элементы, равные 1, расположены рядом в каждом ряду (исключая первый ряд). Поэтому, в графе Таннера матрицы Η_T четности два соседних переменных узла, соответствующих столбцу из двух соседних элементов, в которых значение матрицы Η_T четности равно 1, соединены с одним и тем же проверочным узлом.

Поэтому, когда биты четности, соответствующие двум упомянутым выше соседним переменным узлам, становятся ошибками одновременно, из-за пакетной ошибки и разрушения данных, и так далее, проверочный узел, подключенный к двум переменным узлам (переменным узлам для поиска сообщения путем использования битов четности), соответствующим тем двум битам четности, которые стали ошибкой, возвращает сообщение о том, что вероятность для значения 0 и вероятность для значения 1 представляют собой равные значения вероятности, в переменные узлы, подключенные к проверочному узлу, и, поэтому, характеристики декодирования ухудшаются. Кроме того, когда первая длина пакета (количество битов из битов четности, которые непрерывно становятся ошибками) становится большой, количество проверочных узлов, которые возвращают сообщение равной вероятности, увеличивается, и рабочая характеристика декодирования дополнительно ухудшается.

Поэтому, перемежитель 23 четности (фиг. 9) выполняет перемежение четности для перемежения битов четности кода LDPC из кодера 115 LDPC в положения других битов четности, для предотвращения ухудшения характеристик декодирования.

На фиг. 26 показана матрица Η_T четности из матрицы Η проверки на четность, соответствующей коду LDPC после выполнения перемежения четности перемежителем 23 четности по фиг. 9.

В этом случае, информационная матрица H_A матрицы Η проверки на четность, соответствующая коду LDPC, которую выводит кодер 115 LDPC и определенная в стандарте DVB-S.2 и т.п., становится циклической структурой.

Циклическая структура означает структуру, в которой определенный столбец соответствует столбцу, получаемому в результате циклического сдвига другого столбца. Например, циклическая структура включает в себя структуру, в которой положение 1 каждого ряда Ρ из столбцов становится положением, полученным в результате циклического сдвига первого столбца из Ρ столбцов в направлении столбцов на величину, пропорциональную значению q, полученному путем деления длины M четности, для каждого из Ρ столбцов. Далее Ρ столбцов в циклической структуре соответствующим образом называются количеством столбцов модуля циклической структуры.

В качестве кода LDPC, определенного в стандарте, таком как DVB-S.2, как описано со ссылкой на фиг. 12 и фиг. 13, существуют два вида кодов LDPC, длина N кода которых составляет 64800 битов и 16200 битов, и для обоих из этих двух видов кодов LDPC количеством Ρ столбцов, которое составляет модуль циклической структуры, определено, как 360, число, которое представляет собой один из делителей, исключая 1 и M среди делителей длины M четности.

Длина M четности принимает значение, кроме простых чисел, представленное уравнением M=q×Ρ=q×360, используя разные значения q, в соответствии со скоростью кодирования. Поэтому, аналогично количеству Ρ столбцов модуля циклической структуры, значение q представляет другое значение, чем 1 и M среди делителей длины M четности, и его получают путем деления длины M четности на количество Ρ столбцов модуля циклической структуры (произведение Ρ и q, которые представляют собой делители длины M четности, становится равным длине M четности).

Как описано выше, когда предполагается, что длина информации становится равной K, предполагается, что целое число, равное или большее, чем 0 и меньшее, чем Р, равно х, и предполагается, что целое число, равное или большее, чем 0 и меньшее, чем q, равно у, перемежитель 23 четности выполняет перемежение K+qx+y+1-ого бита кода среди битов кода для кода LDPC из N битов до положения K+Ру+х+1-ого бита кода, в качестве перемежения четности.

Поскольку как K+qx+y+1-ый бит кода, так и K+Py+x+1-ый бит кода, представляют собой биты кода после K+1-ого бита, они являются битами четности, и, поэтому, положения битов четности кода LDPC перемещаются в соответствии с перемежением четности.

В соответствии с перемежением четности (соответствующие им биты четности), переменные узлы, соединенные с проверочным узлом, разделяют по количеству Ρ столбцов модуля циклической структуры, то есть, 360 битов в этом случае. По этой причине, когда длина пакета меньше, чем 360 битов, можно предотвратить ситуацию, когда множество переменных узлов, подключенных к одному и тому же проверочному узлу, одновременно становятся ошибкой. В результате, устойчивость к пакетным ошибкам может быть улучшена.

Код LDPC после перемежения, для перемежения (K+qx+у+1)-ого бита кода в положение (K+Ру+x+1)-ого бита кода сопоставляют с кодом LDPC матрицы проверки на четность (ниже называется преобразованной матрицей проверки на четность) полученной в результате выполнения замены столбца, для замены (K+qx+у+1)-ого столбца исходной матрицы Η проверки на четность на (K+Ру+x+1)-ый столбец.

В матрице четности преобразованной матрицы проверки на четность, как представлено на фиг. 26, появляется псевдоциклическая структура, в которой используется Ρ столбцов (на фиг. 26, 360 столбцов) в качестве модуля.

В этом случае, псевдоциклическая структура означает структуру, в которой формируется циклическая структура, за исключением ее части. Преобразованная матрица проверки на четность, которая получается в результате выполнения замены столбца, соответствующая перемежению четности в отношении матрицы проверки на четность кода LDPC, определенного в стандарте DVB-S.2 и т.п., становится псевдоциклической структурой, а не (идеальной) циклической структурой, поскольку количество элементов, равных 1, меньше чем 1 (существуют элементы, равные 0) в части (матрица со сдвигом, которая будет описана ниже) 360 рядов × 360 столбцов в ее части в правом углу.

Преобразованная матрица проверки на четность по фиг. 26 становится матрицей, которую получают в результате выполнения замены столбца, соответствующей перемежению четности, и замены (замены рядов) ряда для конфигурирования преобразованной матрицы проверки на четность с составляющей марицей, которая будет описана ниже, в отношении исходной матрицы Η проверки на четность.

Перемежение со скручиванием столбцов

Далее, со ссылкой на фиг. 27-30, будет описано перемежение со скручиванием столбцов, соответствующее обработке с изменением компоновки перемежителем 24 со скручиванием столбцов по фиг. 9.

В устройстве 11 передачи на фиг. 8, один или больше битов из битов кода для кода LDPC передают, как один символ. Таким образом, когда два бита из битов кода установлены, как один символ, используют QPSK, как способ модуляции и, когда четыре бита из битов кода установлены, как один символ, используют APSK или 16QAM, как способ модуляции.

Таким образом, когда два или больше бита из битов кода передают, как один символ, если генерируется разрушение информации в определенном символе, все из битов кода этого символа становятся ошибкой (разрушенной информацией).

Поэтому, необходимо предотвратить соединение переменных узлов, соответствующих битам кода одного символа с одним и тем же проверочным узлом для уменьшения вероятности того, что множество переменных узлов, подключенных к одному проверочному узлу (битов кода, соответствующих им), одновременно становятся разрушенной информацией для улучшения характеристик декодирования.

В то же время, как описано выше, в матрице H проверки на четность кода LDPC, который выводится кодером 115 LDPC и определен в стандарте DVB-S.2 и т.п., матрица H_A информации имеет циклическую структуру, и матрица H_T четности имеет ступенчатую структуру. Как описано со ссылкой на фиг. 26, в преобразованной матрице проверки на четность, которая становится матрицей проверки на четность кода LDPC после перемежения четности, циклическая структура (фактически, псевдоциклическая структура, как описано выше) появляется в матрице четности.

На фиг. 27 иллюстрируется преобразованная матрица проверки на четность.

Таким образом, в позиции А на фиг. 27 иллюстрируется преобразованная матрица проверки на четность матрицы H проверки на четность кода LDPC, в которой длина N кода составляет 64800 битов, и скорость (r) кодирования составляет 3/4.

В позиции А на фиг. 27, в преобразованной матрице проверки на четность, положение элемента, в котором значение становится 1, показано точкой (⋅).

В позиции В на фиг. 27 иллюстрируется обработка, выполняемая демультиплексором 25 (фиг. 9), в отношении кода LDPC преобразованной матрицы проверки на четность, показанной в позиции А на фиг. 27, то есть, кода LDPC после перемежения четности.

В позиции В на фиг. 27, на основе предположения, что способ модуляции представляет собой способ, в котором символ отображается на любую из 16 точек сигнала, таких как 16APSK и 16QAM, биты кода для кода LDPC после перемежения четности записывают в четырех столбцах, формирующих запоминающее устройство 31 демультиплексора 25 в направлении столбца.

Биты кода, которые записаны в направлении столбца в четырех столбцах, составляющих запоминающее устройство 31, считывают в модуле из четырех битов в направлении ряда, и они становятся одним символом.

В этом случае биты кода В₀, B₁, В₂ и В₃ из четырех битов, которые становятся одним символом, могут стать битами кода, соответствующими 1, в любом одном ряду преобразованной матрицы проверки на четность, показанной в позиции А на фиг. 27. В этом случае переменные узлы, которые соответствуют битам кода В₀, B₁, В₂ и В₃, соединены с одним и тем же проверочным узлом.

Поэтому, когда биты кода В₀, B₁, В₂ и В₃ из четырех битов одного символа становятся битами кода, соответствующими 1, в любом одном ряду преобразованной матрицы проверки на четность, если генерируется разрушение информации в символе, соответствующее сообщение может не быть рассчитано в том же проверочном узле, с которым соединены переменные узлы, соответствующие битам кода В₀, B₁, В₂ и В₃. В результате, ухудшается характеристика декодирования.

Что касается других скоростей кодирования, чем ¾, множество битов кода, соответствующих множеству переменных узлов, соединенных с тем же проверочным узлом, может стать одним символом APSK или 16QAM, аналогично представленному выше случаю.

Поэтому, перемежитель 24 со скручиванием столбцов выполняет перемежение со скручиванием столбцов для перемежения битов кода для кода LDPC после перемежения четности из перемежителя 23 четности, таким образом, что множество битов кода, соответствующих 1 в любом одному ряду преобразованной матрицы проверки на четность, не включают в один символ.

На фиг. 28 представлена иллюстрация перемежения со скручиванием столбцов.

Таким образом, на фиг. 28 иллюстрируется запоминающее устройство 31 (фиг. 22 и 23) демультиплексора 25.

Как описано со ссылкой на фиг. 22, запоминающее устройство 31 имеет емкость хранения для хранения mb битов в направлении столбца (продольном направлении) и сохраняет N/(mb) битов в направлении ряда (в поперечном направлении) и включает в себя mb столбцов. Перемежитель 24 со скручиванием столбцов записывает биты кода для кода LDPC в направлении столбца в отношении запоминающего устройства 31, управляет положением начала записи, когда биты кода считывают в направлении ряда, и выполняет перемежение со скручиванием столбцов.

Таким образом, в перемежителе 24 со скручиванием столбцов положение начала записи, для начала записи битов кода соответствующим образом изменяют в отношении каждого из множества столбцов, таким образом, что множество битов кода, считанных в направлении ряда и становящихся одним символом, не становится битами кода, соответствующими 1 в любом одном ряду преобразованной матрицы проверки на четность (компоновка битов кода для кода LDPC изменяется таким образом, что множество битов кода, соответствующих 1 в любом одному ряду матрицы проверки на четность, не включено в тот же символ).

В этом случае, на фиг. 28 иллюстрируется пример конфигурации запоминающего устройства 31, когда способ модуляции представляет собой 16 APSK или 16QAM, и множитель b, описанный со ссылкой на фиг. 22, равен 1. Поэтому, бит номер m в битах кода для кода LDPC становящегося одним символом, составляет 4 бита, и запоминающее устройство 31 включает в себя 4 (=mb) столбца.

Перемежитель 24 со скручиванием столбцов выполняет запись битов кода для кода LDPC (вместо демультиплексора 25 на фиг. 22) в направлении вниз (направление столбца) с верхней стороны четырех столбцов, составляющих запоминающее устройство 31, в направлении столбцов в направлении вправо с левой стороны.

Если запись битов кода заканчивается в самом правом столбце, перемежитель 24 со скручиванием столбцов считывает биты кода в модуле из четырех битов (mb битов) в направлении ряда из первого ряда всех столбцов, составляющих запоминающее устройство 31, и выводит биты кода, как код LDPC, после перемежения со скручиванием столбцов, в модуль 32 взаимной замены (фиг. 22 и 23) демультиплексора 25.

Однако в перемежителе 24 со скручиванием столбцов, если адрес положения заголовка (вершины) каждого столбца установлен в 0, и адрес каждого положения направления столбца представлен повышающимся целым числом, положение начала записи устанавливают в положение, в котором адрес равен 0, в отношении самого левого столбца. Положение начала записи устанавливают в положение, в котором адрес равен 2, в отношении второго (с левой стороны) столбца. Положение начала записи устанавливают в положение, в котором адрес равен 4, относительно третьего столбца. Положение начала записи устанавливают в положение, в котором адрес равен 7, в отношении четвертого столбца.

Что касается столбцов, в которых положения начала записи представляют собой другие положения, чем положения, в которых адрес равен 0, после записи битов кода в самом левом положении, положение возвращается к заголовку (положение, в котором адрес равен 0), и запись выполняют до положения, непосредственно перед положением начала записи. Затем выполняют запись в отношении следующего (правого) столбца.

При выполнении перемежения со скручиванием столбцов, описанного выше, в отношении кодов LDPC, которые определены в стандарте DVB-T.2 и т.п., можно исключить ситуацию, когда множество битов кода, соответствующих множеству переменных узлов, соединенных с одним и тем же проверочным узлом, становится одним символом APSK или 16QAM (будучи включенными в тот же символ). В результате, характеристики декодирования в канале передачи данных, в котором возникает разрушение информации, могут быть улучшены.

На фиг. 29 иллюстрируется номер столбца запоминающего устройства 31, необходимого для перемежения со скручиванием столбцов, и адрес положения начала записи для каждого способа модуляции, в отношении кодов LDPC для 11 скоростей кодирования, определенных в стандарте DVB-T.2 и имеющих длину N кода 64800.

Когда множитель b равен 1, QPSK принята как способ модуляции, и бит номер m одного символа составляет 2 бита в соответствии с фиг. 29, запоминающее устройство 31 имеет две столбца для хранения 2×1 (=mb) битов в направлении ряда и сохраняет 64800/(2×1) битов в направлении столбца.

Положение начала записи первого столбца для двух столбцов запоминающего устройства 31 становится положением, в котором адрес равен 0, и положение начала записи второго столбца становится положением, в котором адрес равен 2.

Например, когда любой один из первого - третьего способов взаимного обмена по фиг. 22 принят, как способ взаимного обмена при обработке взаимного обмена демультиплексора 25 (фиг. 9), множитель b становится равным 1.

Когда множитель b равен 2, QPSK принят, как способ модуляции, и бит номер m одного символа составляет 2 бита, в соответствии с фиг. 29, запоминающее устройство 31 имеет четыре столбца для хранения 2×2 битов в направлении ряда и сохраняет 64800/(2×2) битов в направлении столбца.

Положение начала записи первого столбца из четырех столбцов запоминающего устройства 31 становится положением, в котором адрес равен 0, положение начала записи второго столбца становится положением, в котором адрес равен 2, положение начала записи третьего столбца становится положением, в котором адрес равен 4, и положение начала записи четвертого столбца становится положением, в котором адрес равен 7.

Например, когда четвертый способ взаимного обмена по фиг. 23 принят, как способ взаимного обмена для обработки взаимного обмена демультиплексора 25 (фиг. 9), множитель b становится равным 2.

Когда множитель b равен 1, 16QAM принят, как способ модуляции, и бит номер m одного символа составляет 4 бита, в соответствии с фиг. 29, запоминающее устройство 31 имеет четыре столбца для хранения 4×1 битов в направлении ряда и сохраняет 64800/(4×1) битов в направлении столбца.

Положение начала записи первого столбца из четырех столбцов запоминающего устройства 31 становится положением, в котором адрес равен 0, положение начала записи второго столбца становится положением, адрес которого равен 2, положение начала записи третьего столбца становится положением, в котором адрес равен 4, и положение начала записи четвертого столбца становится положением, в котором адрес равен 7.

Когда множитель b равен 2, 16QAM принята как способ модуляции, и бит номер m одного символа составляет 4 бита, в соответствии с фиг. 29, запоминающее устройство 31 имеет восемь столбцов для хранения 4×2 битов в направлении ряда и сохраняет 64800/(4×2) битов в направлении столбца.

Положение начала записи первого столбца из восьми столбцов запоминающего устройства 31 становится положением, адрес которого равен 0, положение начала записи второго столбца становится положением, адрес которого равен 0, положение начала записи третьего столбца становится положением, адрес которого равен 2, положение начала записи четвертого столбца становится положением, адрес которого равен 4, положение начала записи пятого столбца становится положением, адрес которого равен 4, положение начала записи шестого столбца становится положением, адрес которого равен 5, положение начала записи седьмого столбца становится положением, адрес которого равен 7, и положение начала записи восьмого столбца становится положением, адрес которого равен 7.

Когда множитель b равен 1, 64QAM принята как способ модуляции, и бит номер m одного символа составляет 6 битов, в соответствии с фиг. 29, запоминающее устройство 31 имеет шесть столбцов для хранения 6×1 битов в направлении ряда и сохраняет 64800/(6×1) битов в направлении столбца.

Положение начала записи первого столбца из из шести столбцов запоминающего устройства 31 становится положением, адрес которого равен 0, положение начала записи второго столбца становится положением, адрес которого равен 2, положение начала записи третьего столбца становится положением, адрес которого равен 5, положение начала записи четвертого столбца становится положением, адрес которого равен 9, положение начала записи пятого столбца становится положением, адрес которого равен 10, и положение начала записи шестого столбца становится положением, адрес которого равен 13.

Когда множитель b равен 2, 64QAM принята как способ модуляции, и бит номер m одного символа составляет 6 битов, в соответствии с фиг. 29, запоминающее устройство 31 имеет двенадцать столбцов для хранения 6×2 битов в направлении ряда и сохраняет 64800/(6×2) битов в направлении столбца.

Положение начала записи первого столбца из двенадцати столбцов запоминающего устройства 31 становится положением, адрес которого равен 0, положение начала записи второго столбца становится положением, адрес которого равен 0, положение начала записи третьего столбца становится положением, адрес которого равен 2, положение начала записи четвертого столбца становится положением, адрес которого равен 2, положение начала записи пятого столбца становится положением, адрес которого равен 3, положение начала записи шестого столбца становится положением, адрес которого равен 4, положение начала записи седьмого столбца становится положением, адрес которого равен 4, положение начала записи восьмого столбца становится положением, адрес которого равен 5, положение начала записи девятого столбца становится положением, адрес которого равен 5, положение начала записи десятого столбца становится положением, адрес которого равен 7, положение начала записи одиннадцатого столбца становится положением, адрес которого равен 8, и положение начала записи двенадцатого столбца становится положением, адрес которого равен 9.

Когда множитель b равен 1, 256QAM принята как способ модуляции, и бит номер m одного символа составляет 8 битов, в соответствии с фиг. 29, запоминающее устройство 31 имеет восемь столбцов для хранения 8×1 битов в направлении ряда и сохраняет 64800/(8×2) битов в направлении столбца.

Положение начала записи первого столбца из восьми столбцов запоминающего устройства 31 становится положением, адрес которого равен 0, положение начала записи второго столбца становится положением, адрес которого равен 0, положение начала записи третьего столбца становится положением, адрес которого равен 2, положение начала записи четвертого столбца становится положением, адрес которого равен 4, положение начала записи пятого столбца становится положением, адрес которого равен 4, положение начала записи шестого столбца становится положением, адрес которого равен 5, положение начала записи седьмого столбца становится положением, адрес которого равен 7, и положение начала записи восьмого столбца становится положением, адрес которого равен 7.

Когда множитель b равен 2, 256QAM принята как способ модуляции, и бит номер m одного символа составляет 8 битов, в соответствии с фиг. 29, запоминающее устройство 31 имеет шестнадцать столбцов для хранения 8×2 битов в направлении ряда и сохраняет 64800/(8×2) битов в направлении столбца.

Положение начала записи первого столбца из шестнадцати столбцов запоминающего устройства 31 становится положением, адрес которого равен 0, положение начала записи второго столбца становится положением, адрес которого равен 2, положение начала записи третьего столбца становится положением, адрес которого равен 2, положение начала записи четвертого столбца становится положением, адрес которого равен 2, положение начала записи пятого столбца становится положением, адрес которого равен 2, положение начала записи шестого столбца становится положением, адрес которого равен 3, положение начала записи седьмого столбца становится положением, адрес которого равен 7, положение начала записи восьмого столбца становится положением, адрес которого равен 15, положение начала записи девятого столбца становится положением, адрес которого равен 16, положение начала записи десятого столбца становится положением, адрес которого равен 20, положение начала записи одиннадцатого столбца становится положением, адрес которого равен 22, положение начала записи двенадцатого столбца становится положением, адрес которого равен 22, положение начала записи тринадцатого столбца становится положением, адрес которого равен 27, положение начала записи четырнадцатого столбца становится положением, адрес которого равен 27, положение начала записи пятнадцатого столбца становится положением, адрес которого равен 28, и положение начала записи шестнадцатого столбца становится положением, адрес которого равен 32.

Когда множитель b равен 1, 1024QAM принята как способ модуляции, и бит номер m одного символа составляет 10 битов, в соответствии с фиг. 29, запоминающее устройство 31 имеет десять столбцов для хранения 10×1 битов в направлении ряда и сохраняет 64800/(10×1) битов в направлении столбца.

Положение начала записи первого столбца из десяти столбцов запоминающего устройства 31 становится положением, адрес которого равен 0, положение начала записи второго столбца становится положением, адрес которого равен 3, положение начала записи третьего столбца становится положением, адрес которого равен 6, положение начала записи четвертого столбца становится положением, адрес которого равен 8, положение начала записи пятого столбца становится положением, адрес которого равен 11, положение начала записи шестого столбца становится положением, адрес которого равен 13, положение начала записи седьмого столбца становится положением, адрес которого равен 15, положение начала записи восьмого столбца становится положением, адрес которого равен 17, положение начала записи девятого столбца становится положением, адрес которого равен 18, и положение начала записи десятого столбца становится положением, адрес которого равен 20.

Когда множитель b равен 2, 1024QAM принята как способ модуляции, и бит номер m одного символа составляет 10 битов, в соответствии с фиг. 29, запоминающее устройство 31 имеет двадцать столбцов для хранения 10×2 битов в направлении ряда и сохраняет 64800/(10×2) битов в направлении столбца.

Положение начала записи первого столбца из двадцати столбцов запоминающего устройства 31 становится положением, адрес которого равен 0, положение начала записи второго столбца становится положением, адрес которого равен 1, положение начала записи третьего столбца становится положением, адрес которого равен 3, положение начала записи четвертого столбца становится положением, адрес которого равен 4, положение начала записи пятого столбца становится положением, адрес которого равен 5, положение начала записи шестого столбца становится положением, адрес которого равен 6, положение начала записи седьмого столбца становится положением, адрес которого равен 6, положение начала записи восьмого столбца становится положением, адрес которого равен 9, положение начала записи девятого столбца становится положением, адрес которого равен 13, положение начала записи десятого столбца становится положением, адрес которого равен 14, положение начала записи одиннадцатого столбца становится положением, адрес которого равен 14, положение начала записи двенадцатого столбца становится положением, адрес которого равен 16, положение начала записи тринадцатого столбца становится положением, адрес которого равен 21, положение начала записи четырнадцатого столбца становится положением, адрес которого равен 21, положение начала записи пятнадцатого столбца становится положением, адрес которого равен 23, положение начала записи шестнадцатого столбца становится положением, адрес которого равен 25, положение начала записи семнадцатого столбца становится положением, адрес которого равен 25, положение начала записи восемнадцатого столбца становится положением, адрес которого равен 26, положение начала записи девятнадцатого столбца становится положением, адрес которого равен 28, и положение начала записи двадцатого столбца становится положением, адрес которого равен 30.

Когда множитель b равен 1, 4096QAM принята как способ модуляции, и бит номер m одного символа составляет 12 битов, в соответствии с фиг. 29, запоминающее устройство 31 имеет двенадцать столбцов для хранения 12×1 битов в направлении ряда и сохраняет 64800/(12×1) битов в направлении столбца.

Положение начала записи первого столбца из двенадцати столбцов запоминающего устройства 31 становится положением, адрес которого равен 0, положение начала записи второго столбца становится положением, адрес которого равен 0, положение начала записи третьего столбца становится положением, адрес которого равен 2, положение начала записи четвертого столбца становится положением, адрес которого равен 2, положение начала записи пятого столбца становится положением, адрес которого равен 3, положение начала записи шестого столбца становится положением, адрес которого равен 4, положение начала записи седьмого столбца становится положением, адрес которого равен 4, положение начала записи восьмого столбца становится положением, адрес которого равен 5, положение начала записи девятого столбца становится положением, адрес которого равен 5, положение начала записи десятого столбца становится положением, адрес которого равен 7, положение начала записи одиннадцатого столбца становится положением, адрес которого равен 8, и положение начала записи двенадцатого столбца становится положением, адрес которого равен 9.

Когда множитель b равен 2, 4096QAM принята как способ модуляции, и бит номер m одного символа составляет 12 битов, в соответствии с фиг. 29, запоминающее устройство 31 имеет двадцать четыре столбца для хранения 12×2 битов в направлении ряда и сохраняет 64800/(12×2) битов в направлении столбца.

Положение начала записи первого столбца из двадцати четырех столбцов запоминающего устройства 31 становится положением, адрес которого равен 0, положение начала записи второго столбца становится положением, адрес которого равен 5, положение начала записи третьего столбца становится положением, адрес которого равен 8, положение начала записи четвертого столбца становится положением, адрес которого равен 8, положение начала записи пятого столбца становится положением, адрес которого равен 8, положение начала записи шестого столбца становится положением, адрес которого равен 8, положение начала записи седьмого столбца становится положением, адрес которого равен 10, положение начала записи восьмого столбца становится положением, адрес которого равен 10, положение начала записи девятого столбца становится положением, адрес которого равен 10, положение начала записи десятого столбца становится положением, адрес которого равен 12, положение начала записи одиннадцатого столбца становится положением, адрес которого равен 13, положение начала записи двенадцатого столбца становится положением, адрес которого равен 16, положение начала записи тринадцатого столбца становится положением, адрес которого равен 17, положение начала записи четырнадцатого столбца становится положением, адрес которого равен 19, положение начала записи пятнадцатого столбца становится положением, адрес которого равен 21, положение начала записи шестнадцатого столбца становится положением, адрес которого равен 22, положение начала записи семнадцатого столбца становится положением, адрес которого равен 23, положение начала записи восемнадцатого столбца становится положением, адрес которого равен 26, положение начала записи девятнадцатого столбца становится положением, адрес которого равен 37, положение начала записи двадцатого столбца становится положением, адрес которого равен 39, положение начала записи двадцать первого столбца становится положением, адрес которого равен 40, положение начала записи двадцать второго столбца становится положением, адрес которого равен 41, положение начала записи двадцать третьего столбца становится положением, адрес которого равен 41, и положение начала записи двадцати четвертых столбцов становится положением, адрес которого равен 41.

На фиг. 30 иллюстрируется номер столбца запоминающего устройства 31, необходимый для перемежения со скручиванием столбцов, и адрес положения начала записи для каждого способа модуляции, относительно кодов LDPC для 10 скоростей кодирования, определенных в стандарте DVB-T.2, и имеющий длину кода N 16200.

Когда множитель b равен 1, QPSK принята как способ модуляции, и бит номер m одного символа составляет 2 бита, в соответствии с фиг. 30, запоминающее устройство 31 имеет два столбца, для хранения 2×1 битов в направлении ряда и сохраняет 16200/(2×1) битов в направлении столбца.

Положение начала записи первого столбца из двух столбцов запоминающего устройства 31 становится положением, адрес которого равен 0, и положение начала записи второго столбца становится положением, адрес которого равен 0.

Когда множитель b равен 2, QPSK принята как способ модуляции, и бит номер m одного символа составляет 2 бита, в соответствии с фиг. 30, запоминающее устройство 31 имеет четыре столбца для хранения 2×2 (=mb) битов в направлении ряда и сохраняет 16200/(2×2) битов в направлении столбца.

Положение начала записи первого столбца из четырех столбцов запоминающего устройства 31 становится положением, адрес которого равен 0, положение начала записи второго столбца становится положением, адрес которого равен 2, положение начала записи третьего столбца становится положением, адрес которого равен 3, и положение начала записи четвертого столбца становится положением, адрес которого равен 3.

Когда множитель b равен 1, 16QAM принята как способ модуляции, и бит номер m одного символа составляет 4 бита, в соответствии с фиг. 30, запоминающее устройство 31 имеет четыре столбца для хранения 4×1 битов в направлении ряда и сохраняет 16200/(4×1) битов в направлении столбца.

Положение начала записи первого столбца из четырех столбцов запоминающего устройства 31 становится положением, адрес которого равен 0, положение начала записи второго столбца становится положением, адрес которого равен 2, положение начала записи третьего столбца становится положением, адрес которого равен 3, и положение начала записи четвертого столбца становится положением, адрес которого равен 3.

Когда множитель b равен 2, 16QAM принята как способ модуляции, и бит номер m одного символа составляет 4 бита, в соответствии с фиг. 30, запоминающее устройство 31 имеет восемь столбцов для хранения 4×2 бита в направлении ряда и сохраняет 16200/(4×2) битов в направлении столбца.

Положение начала записи первого столбца из восьми столбцов запоминающего устройства 31 становится положением, адрес которого равен 0, положение начала записи второго столбца становится положением, адрес которого равен 0, положение начала записи третьего столбца становится положением, адрес которого равен 0, положение начала записи четвертого столбца становится положением, адрес которого равен 1, положение начала записи пятого столбца становится положением, адрес которого равен 7, положение начала записи шестого столбца становится положением, адрес которого равен 20, положение начала записи седьмого столбца становится положением, адрес которого равен 20, и положение начала записи восьмого столбца становится положением, адрес которого равен 21.

Когда множитель b равен 1, 64QAM принята как способ модуляции, и бит номер m одного символа составляет 6 битов, в соответствии с фиг. 30, запоминающее устройство 31 имеет шесть столбцов для хранения 6×1 битов в направлении ряда и сохраняет 16200/(6×1) битов в направлении столбца.

Положение начала записи первого столбца из шести столбцов запоминающего устройства 31 становится положением, адрес которого равен 0, положение начала записи второго столбца становится положением, адрес которого равен 0, положение начала записи третьего столбца становится положением, адрес которого равен 2, положение начала записи четвертого столбца становится положением, адрес которого равен 3, положение начала записи пятого столбца становится положением, адрес которого равен 7, и положение начала записи шестого столбца становится положением, адрес которого равен 7.

Когда множитель b равен 2, 64QAM принята как способ модуляции, и бит номер m одного символа составляет 6 битов, в соответствии с фиг. 30, запоминающее устройство 31 имеет двенадцать столбцов для хранения 6×2 битов в направлении ряда и сохраняет 16200/(6×2) битов в направлении столбца.

Положение начала записи первого столбца из двенадцати столбцов запоминающего устройства 31 становится положением, адрес которого равен 0, положение начала записи второго столбца становится положением, адрес которого равен 0, положение начала записи третьего столбца становится положением, адрес которого равен 0, положение начала записи четвертого столбца становится положением, адрес которого равен 2, положение начала записи пятого столбца становится положением, адрес которого равен 2, положение начала записи шестого столбца становится положением, адрес которого равен 2, положение начала записи седьмого столбца становится положением, адрес которого равен 3, положение начала записи восьмого столбца становится положением, адрес которого равен 3, положение начала записи девятого столбца становится положением, адрес которого равен 3, положение начала записи десятого столбца становится положением, адрес которого равен 6, положение начала записи одиннадцатого столбца становится положением, адрес которого равен 7, и положение начала записи двенадцатого столбца становится положением, адрес которого равен 7.

Когда множитель b равен 1, 256QAM принята как способ модуляции, и бит номер m одного символа составляет 8 битов, в соответствии с фиг. 30, запоминающее устройство 31 имеет восемь столбцов для хранения 8×1 битов в направлении ряда и сохраняет 16200/(8×1) битов в направлении столбца.

Положение начала записи первого столбца из восьми столбцов запоминающего устройства 31 становится положением, адрес которого равен 0, положение начала записи второго столбца становится положением, адрес которого равен 0, положение начала записи третьего столбца становится положением, адрес которого равен 0, положение начала записи четвертого столбца становится положением, адрес которого равен 1, положение начала записи пятого столбца становится положением, адрес которого равен 7, положение начала записи шестого столбца становится положением, адрес которого равен 20, положение начала записи седьмого столбца становится положением, адрес которого равен 20, и положение начала записи восьмого столбца становится положением, адрес которого равен 21.

Когда множитель b равен 1, 1024QAM принята как способ модуляции, и бит номер m одного символа составляет 10 битов, в соответствии с фиг. 30, запоминающее устройство 31 имеет десять столбцов для хранения 10×1 битов в направлении ряда и сохраняет 16200/(10×1) битов в направлении столбца.

Положение начала записи первого столбца из десяти столбцов запоминающего устройства 31 становится положением, адрес которого равен 0, положение начала записи второго столбца становится положением, адрес которого равен 1, положение начала записи третьего столбца становится положением, адрес которого равен 2, положение начала записи четвертого столбца становится положением, адрес которого равен 2, положение начала записи пятого столбца становится положением, адрес которого равен 3, положение начала записи шестого столбца становится положением, адрес которого равен 3, положение начала записи седьмого столбца становится положением, адрес которого равен 4, положение начала записи восьмого столбца становится положением, адрес которого равен 4, положение начала записи девятого столбца становится положением, адрес которого равен 5, и положение начала записи десятого столбца становится положением, адрес которого равен 7.

Когда множитель b равен 2, 1024QAM принята как способ модуляции, и бит номер m одного символа составляет 10 битов, в соответствии с фиг. 30, запоминающее устройство 31 имеет двадцать столбцов для хранения 10×2 битов в направлении ряда и сохраняет 16200/(10×2) битов в направлении столбца.

Положение начала записи первого столбца из двадцати столбцов запоминающего устройства 31 становится положением, адрес которого равен 0, положение начала записи второго столбца становится положением, адрес которого равен 0, положение начала записи третьего столбца становится положением, адрес которого равен 0, положение начала записи четвертого столбца становится положением, адрес которого равен 2, положение начала записи пятого столбца становится положением, адрес которого равен 2, положение начала записи шестого столбца становится положением, адрес которого равен 2, положение начала записи седьмого столбца становится положением, адрес которого равен 2, положение начала записи восьмого столбца становится положением, адрес которого равен 2, положение начала записи девятого столбца становится положением, адрес которого равен 5, положение начала записи десятого столбца становится положением, адрес которого равен 5, положение начала записи одиннадцатого столбца становится положением, адрес которого равен 5, положение начала записи двенадцатого столбца становится положением, адрес которого равен 5, положение начала записи тринадцатого столбца становится положением, адрес которого равен 5, положение начала записи четырнадцатого столбца становится положением, адрес которого равен 7, положение начала записи пятнадцатого столбца становится положением, адрес которого равен 7, положение начала записи шестнадцатого столбца становится положением, адрес которого равен 7, положение начала записи семнадцатого столбца становится положением, адрес которого равен 7, положение начала записи восемнадцатого столбца становится положением, адрес которого равен 8, положение начала записи девятнадцатого столбца становится положением, адрес которого равен 8, и положение начала записи двадцатого столбца становится положением, адрес которого равен 10.

Когда множитель b равен 1, 4096QAM принята как способ модуляции, и бит номер m одного символа составляет 12 битов, в соответствии с фиг. 30, запоминающее устройство 31 имеет двенадцать столбцов для хранения 12×1 битов в направлении ряда и сохраняет 16200/(12×1) битов в направлении столбца.

Положение начала записи первого столбца из двенадцати столбцов запоминающего устройства 31 становится положением, адрес которого равен 0, положение начала записи второго столбца становится положением, адрес которого равен 0, положение начала записи третьего столбца становится положением, адрес которого равен 0, положение начала записи четвертого столбца становится положением, адрес которого равен 2, положение начала записи пятого столбца становится положением, адрес которого равен 2, положение начала записи шестого столбца становится положением, адрес которого равен 2, положение начала записи седьмого столбца становится положением, адрес которого равен 3, положение начала записи восьмого столбца становится положением, адрес которого равен 3, положение начала записи девятого столбца становится положением, адрес которого равен 3, положение начала записи десятого столбца становится положением, адрес которого равен 6, положение начала записи одиннадцатого столбца становится положением, адрес которого равен 7, и положение начала записи двенадцатого столбца становится положением, адрес которого равен 7.

Когда множитель b равен 2, 4096QAM принята как способ модуляции, и бит номер m одного символа составляет 12 битов, в соответствии с фиг. 30, запоминающее устройство 31 имеет двадцать четыре столбца для хранения 12×2 битов в направлении ряда и сохраняет 16200/(12×2) битов в направлении столбца.

Положение начала записи первого столбца из двадцати четырех столбцов запоминающего устройства 31 становится положением, адрес которого равен 0, положение начала записи второго столбца становится положением, адрес которого равен 0, положение начала записи третьего столбца становится положением, адрес которого равен 0, положение начала записи четвертого столбца становится положением, адрес которого равен 0, положение начала записи пятого столбца становится положением, адрес которого равен 0, положение начала записи шестого столбца становится положением, адрес которого равен 0, положение начала записи седьмого столбца становится положением, адрес которого равен 0, положение начала записи восьмого столбца становится положением, адрес которого равен 1, положение начала записи девятого столбца становится положением, адрес которого равен 1, положение начала записи десятого столбца становится положением, адрес которого равен 1, положение начала записи одиннадцатого столбца становится положением, адрес которого равен 2, положение начала записи двенадцатого столбца становится положением, адрес которого равен 2, положение начала записи тринадцатого столбца становится положением, адрес которого равен 2, положение начала записи четырнадцатого столбца становится положением, адрес которого равен 3, положение начала записи пятнадцатого столбца становится положением, адрес которого равен 7, положение начала записи шестнадцатого столбца становится положением, адрес которого равен 9, положение начала записи семнадцатого столбца становится положением, адрес которого равен 9, положение начала записи восемнадцатого столбца становится положением, адрес которого равен 9, положение начала записи девятнадцатого столбца становится положением, адрес которого равен 10, положение начала записи двадцатого столбца становится положением, адрес которого равен 10, положение начала записи двадцать первого столбца становится положением, адрес которого равен 10, положение начала записи двадцать второго столбца становится положением, адрес которого равен 10, положение начала записи двадцать третьего столбца становится положением, адрес которого равен 10, и положение начала записи двадцати четвертых столбцов становится положением, адрес которого равен 11.

На фиг. 31 показана блок-схема последовательности операций, иллюстрирующая обработку, выполняемую кодером 115 LDPC, перемежителем 116 битов и преобразователем 117 по фиг. 8.

Кодер 115 LDPC ожидает передачи целевых данных LDPC из кодера 114 ВСН. На этапе S101, кодер 115 LDPC кодирует целевые данные LDPC, используя код LDPC, и подает код LDPC в перемежитель 116 битов. Обработка переходит на этап S102.

На этапе S102, перемежитель 116 битов выполняет перемежение битов в отношении кода LDPC, подаваемого из кодера 115 LDPC, и подает символ, полученный в результате символизации кода LDPC после перемежения битов в преобразователь 117. Обработка переходит на этап S103.

Таким образом, на этапе S102, в перемежителе 116 битов (фиг. 9), перемежитель 23 четности выполняет перемежение четности в отношении кода LDPC, подаваемого из кодера 115 LDPC, и подает код LDPC после перемежения четности в перемежитель 24 со скручиванием столбцов.

Перемежитель 24 со скручиванием столбцов выполняет перемежение со скручиванием столбцов в отношении кода LDPC, переданного из перемежителя 23 четности, и подает код LDPC в демультиплексор 25.

Демультиплексор 25 выполняет обработку взаимного обмена для взаимного обмена битами кода для кода LDPC после перемежителя со скручиванием столбов, выполняемого перемежителем 24 со скручиванием столбцов, и обеспечивая то, что биты кода после взаимного обмена становится символьными битами (битами, представляющими символ) для символа.

Здесь обработка взаимного обмена, выполняемая демультиплексором 25, может быть выполнена в соответствии с первым или четвертым способами взаимного обмена, показанными на фиг. 22 и фиг. 23, и, кроме того, она может быть выполнена в соответствии с другими способами взаимного обмена.

Символ, который получают в результате обработки взаимного обмена, выполняемой демультиплексором 25, подают из демультиплексора 25 в преобразователь 117.

На этапе S103, преобразователь 117 отображает символ, подаваемый из демультиплексора 25, на точку сигнала, определенную способом модуляции при ортогональной модуляции, выполняемой преобразователем 117, выполняет ортогональную модуляцию и подает данные, полученные в результате, в перемежитель 118 по времени.

Как описано выше, перемежение четности или перемежение со скручиванием столбцов выполняют таким образом, что устойчивость в отношении разрушения данных или пакетной ошибки при передаче множества битов кода для кода LDPC, как один символ, может быть улучшена.

На фиг. 9, перемежитель 23 четности, представляющий собой блок для выполнения перемежения четности, и перемежитель 24 со скручиванием столбцов, представляющий собой блок для выполнения перемежения со скручиванием столбцов, индивидуально конфигурируют для удобства пояснения. Однако, перемежитель 23 четности и перемежитель 24 со скручиванием столбцов могут быть сконфигурированы совместно.

Таким образом, как перемежение четности, так и перемежение со скручиванием столбцов могут быть выполнены при записи и считывании битов кода в отношении памяти, и могут быть представлены матрицей для преобразования адреса (адреса записи), для выполнения записи битов кода в адрес (адрес считывания), для выполнения считывания битов кода.

Поэтому, если матрица, полученная путем умножения матрицы, представляющей перемежение четности, и будет рассчитана матрица, представляющая перемежение со скручиванием столбцов, биты кода преобразуют с помощью матрицы, выполняют перемежение честности, и может быть получен результат перемежения со скручиванием столбов кода LDPC после перемежения четности.

Кроме того, перемежитель 23 четности и перемежитель 24 со скручиванием столбцов демультиплексора 25 могут быть сконфигурированы совместно.

Таким образом, обработка взаимного обмена, выполняемая демультиплексором 25, может быть представлена матрицей для преобразования адреса записи запоминающего устройства 31, содержащей код LDPC, в реальный адрес.

Поэтому, если рассчитывают матрицу, полученную в результате умножения матрицы, представляющей перемежение четности, матрицу, представляющую перемежение честности со скручиванием столбцов, и матрицу, представляющую обработку взаимного обмена, перемежение четности, перемежение со скручиванием столбцов и обработка взаимного обмена могут быть совместно выполнены матрицей.

Только одно из перемежения честности и перемежения со скручиванием столбцов может быть выполнено, или оба из перемежения четности и перемежения со скручиванием столбцов не могут быть выполнены. Например, аналогично DVB-S.2, в случае, когда канал 13 передачи данных (фиг. 7) представляет собой спутниковый контур и т.п., который отличается от AWGN, и для которого пакетную ошибку и дрожание частоты и так далее не требуется учитывать в значительной степени, возможно исключить выполнение перемежение четности и перемежение со скручиванием столбцов.

Далее, со ссылкой на фиг. 32-34, будет описано моделирование для измерения частоты ошибок (частоты ошибок битов), которое было выполнено в отношении устройства 11 передачи по фиг. 8.

Моделирование выполняли, принимая канал передачи данных, в котором присутствует дрожание частоты, имеющее D/U 0 дБ.

На фиг. 32 иллюстрируется модель канала передачи данных, который был принят при моделировании.

Таким образом, в позиции А на фиг. 32 иллюстрируется модель дрожания частоты, которая была принята при моделировании.

Кроме того, в позиции В на фиг. 32 иллюстрируется модель канала передачи данных, в котором присутствует дрожание частоты, представленное моделью, показанной в позиции А на фиг. 32.

В позиции В на фиг. 32, H представляет собой модель дрожания частоты, показанную в позиции А на фиг. 32. В позиции В на фиг. 32, N представляет собой ICI (взаимная помеха между несущими). При моделировании значение ожидания Ε [Ν²] мощности приблизительно составило AWGN.

На фиг. 33 и 34 иллюстрируется отношение частоты ошибок, полученное при моделировании, и частоты f_d Допплера, вызывавшей дрожание частоты.

На фиг. 33 иллюстрируется соотношение частоты ошибок и частоты Допплера f_d, когда способ модуляции представляет собой 16QAM, скорость кодирования (r) составляет (3/4), и способ взаимного обмена представляет собой первый способ взаимного обмена. На фиг. 34 иллюстрируется соотношение частоты ошибок и Допплеровской частоты f_d, когда способ модуляции составлял 64QAM, скорость кодирования (r) составляла (5/6), и способ взаимного обмена представлял собой первый способ взаимного обмена.

На фиг. 33 и 34, толстой линией представлено отношение частоты ошибок и допплеровской частоты f_d, когда выполнялись все из перемежения четности, перемежения со скручиванием столбцов и обработка взаимного обмена, и тонкая линия представляет отношение частоты ошибок и допплеровской частоты f_d, когда выполнялась только обработка взаимного обмена среди перемежения четности, перемежения со скручиванием столбцов и обработки взаимного обмена.

На обеих фиг. 33 и 34, можно видеть, что частота ошибок дополнительно улучшается (уменьшается), когда выполняют все из перемежения четности, перемежения со скручиванием столбцов и обработку взаимного обмена, по сравнению со случаем, когда выполняется только обработка взаимного обмена.

Пример конфигурации кодера 115 LDPC

На фиг. 35 показана блок-схема, иллюстрирующая пример конфигурации кодера 115 LDPC по фиг. 8.

Кодер 122 LDPC по фиг. 8 также выполнен таким же образом.

Как описано со ссылкой на фиг. 12 и 13, в стандарте DVB-S.2 и т.п., определены коды LDPC, которые имеют две длины кодов N 64800 битов и 16200 битов.

В отношении кода LDPC, имеющего длину кода N 64800 битов, определены 11 скоростей кодирования 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 и 9/10. В отношении кода LDPC, имеющего длину кода N 16200 битов, определены 10 скоростей кодирования 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 и 8/9 (фиг. 12 и 13).

Например, кодер 115 LDPC может выполнять кодирование (кодирование с коррекцией ошибок), используя код LDPC для каждой скорости кодирования, имеющей длину кода N 64800 битов или 16200 битов, в соответствии с матрицей H проверки на четность, подготовленной для каждой длины N кода и каждой скорости кодирования.

Кодер 115 LDPC включает в себя модуль 601 обработки кодирования и модуль 602 хранения.

Модуль 601 обработки кодирования включает в себя модуль 611 установки скорости кодирования, модуль 612 считывания таблицы исходного значения, модуль 613 генерирования матрицы проверки на четность, модуль 614 считывания информационного бита, модуль 615 операции четности при кодировании, модуль 616 управления. Модуль 601 обработки кодирования выполняет кодирование LDPC целевых данных LDPC, подаваемых в кодер 115 LDPC, и подает код LDPC, полученный в результате этого, в перемежитель 116 битов (фиг. 8).

Таким образом, модуль 611 установки скорости кодирования устанавливает длину N кода и скорость кодирования кода LDPC, в соответствии с операцией оператора.

Модуль 612 считывания таблицы исходного значения считывает таблицу исходного значения матрицы проверки на четность, которая будет описана ниже, которая соответствует длине N кода и скорости кодирования, установленной модулем 611 установки скорости кодирования, из модуля 602 хранения.

Модуль 613 генерирования матрицы проверки на четность генерирует матрицу H проверки на четность, путем размещения элементов 1 информационной матрицы НА, соответствующей длине информации K (= длина информации N - длина четности М) в соответствии с длиной N кода и скоростью кодирования, установленной модулем 611 установки скорости кодирования в направлении столбца с периодом 360 столбцов (столбец номер Ρ модуля циклической структуры), на основе таблицы исходного значения матрицы проверки на четность, считываемой модулем 612 считывания таблицы исходного значения, и сохраняет матрицу Η проверки на четность в модуле 602 хранения.

Модуль 614 считывания информационного бита считывает (выделяет) информационные биты, соответствующие длине К информации, из целевых данных LDPC, подаваемых в кодер 115 LDPC.

Модуль 615 операций четности кодирования считывает матрицу H проверки на четность, сгенерированную модулем 613 генерирования матрицы проверки на четность, из модуля 602 хранения, и генерирует кодовое слово (код LDPC) путем расчета битов четности для информационных битов, считанных модулем 614 считывания информационного бита, на основе заданного уравнения, используя матрицу H проверки на четность.

Модуль 616 управления управляет каждым блоком, составляющим модуль 601 обработки кодирования.

В модуле 602 хранения сохранено множество таблиц исходного значения матрицы проверки на четность, которое соответствует множеству скоростей кодирования, представленных на фиг. 12 и 13, в отношении длин N кода, таких как 64800 битов и 16200 битов. Кроме того, модуль 602 хранения временно содержит данные, которые необходимы для обработки модуля 601 обработки кодирования.

На фиг. 36 показана блок-схема последовательности операций, иллюстрирующая обработку кодера 115 LDPC по фиг. 35.

На этапе S201 модуль 611 установки скорости кодирования определяет (устанавливает) длину N кода, и скорость r кодирования, для выполнения кодирования LDPC.

На этапе S202, модуль 612 считывания таблицы исходного значения считывает из модуля 602 хранения ранее определенную таблицу исходного значения матрицы проверки на четность, соответствующую длине N кода, и скорость r кодирования, определенных модулем 611 установки скорости кодирования.

На этапе S203 модуль 613 генерирования матрицы проверки на четность рассчитывает (генерирует) матрицу H проверки на четность кода LDPC для длины N кода и скорости r кодирования, определенных модулем 611 установки скорости кодирования, используя таблицу исходного значения матрицы проверки на четность, считанную из модуля 602 хранения модулем 612 считывания таблицы исходного значения, подает матрицу проверки на четность в модуль 602 хранения, и сохраняет матрицу проверки на четность в модуле хранения.

На этапе S204 модуль 614 считывания информационного бита считывает информационные биты для длины информации K (=Ν×r), соответствующей длине N кода и скорости r кодирования, определенных модулем 611 установки скорости кодирования, из целевых данных LDPC, передаваемых в кодер 115 LDPC, считывает матрицу H проверки на четность, рассчитанную модулем 613 генерирования матрицы проверки на четность, из модуля 602 хранения, и подает информационные биты и матрицу проверки на четность в модуль 615 операций четности кодирования.

На этапе S205 модуль 615 операций четности кодирования выполняет последовательные операции с битами четности кодового слова с, которое удовлетворяет уравнению (8), используя информационные биты и матрицу H проверки на четность, которая была считана из модуля 614 считывания информационного бита.

В уравнении (8) с представляет собой вектор ряда, как кодовое слово (код LDPC), и c^T представляет собой транспонирование вектора с ряда.

Как описано выше, когда часть информационных битов вектора с ряда, как код LDPC (одно кодовое слово), представлена вектором А ряда, и часть битов четности представлена вектором Т ряда, вектор с ряда может быть представлен уравнением с=[А/Т], используя вектор А ряда, как информационные биты, и вектор Т ряда, как биты четности.

В матрице Н проверки на четность и в векторе ряда с=[А|Т], соответствующем коду LDPC, необходимо, чтобы удовлетворялось уравнение Hc^T=0. Вектор Т ряда, который соответствует битам четности, составляющим вектор ряда с=[А|Т], удовлетворяющий уравнению Hc^T=0, может быть последовательно рассчитан путем установки элементов каждого ряда в 0, последовательно от элементов первого ряда вектора Hc^T столбца в уравнении Hc^T=0, когда матрица H_T четности матрицы Н проверки на четность =[H_A|H_T] становится ступенчатой структурой, представленной на фиг. 11.

Если модуль 615 операций четности кодирования рассчитывает биты Τ четности, которые представляют информационные биты А, из модуля 614 считывания информационного бита, модуль 615 операций четности кодирования выводит кодовое слово с=[А/Т], представленное информационными битами А и битами Τ четности, как результат кодирования LDPC информационных битов А.

Затем, на этапе S206, модуль 616 управления определяет, закончилось ли кодирование LDPC. Когда на этапе S206 определяют, что кодирование LDPC не закончилось, то есть, когда присутствуют целевые данные LDPC для выполнения кодирования LDPC, обработка возвращается на этап S201 (или этап S204). Далее обработка от этапа S201 (или этапа S204) до этапа S206 повторяется.

Когда на этапе S206 определяют, что кодирование LDPC закончилось, то есть, отсутствуют целевые данные LDPC для выполнения кодирования LDPC, кодер LDPC 115 заканчивает обработку.

Как описано выше, подготавливают таблицу исходного значения матрицы проверки на четность, соответствующей каждому значению длины N кода и каждой скорости r кодирования, и кодер 115 LDPC выполняет кодирование LDPC заданной длины N кода и с заданной скоростью r кодирования, используя матрицу Η проверки на четность, сгенерированную из таблицы исходного значения матрицы проверки на четность, соответствующей заданной длине N кода и заданной скорости r кодирования.

Пример таблицы исходного значения матрицы проверки на четность

Таблица исходного значения матрицы проверки на четность представляет собой таблицу, которая представляет положения элементов 1 информационной матрицы H_A (фиг. 10) матрицы Η проверки на четность, соответствующей длине К информации в соответствии с длиной N кода и скоростью r кодирования кода LDPC (кода LDPC, определенного матрицей Η проверки на четность) для каждых 360 столбцов (количество Ρ столбцов модуля циклической структуры), и была ранее подготовлена для каждой матрицы Η проверки на четность для каждой длины N кода и каждой скорости r кодирования.

На фиг. 37 представлена иллюстрация примера таблицы исходного значения матрицы проверки на четность.

Таким образом, на фиг. 37 иллюстрируется таблица исходного значения матрицы проверки на четность в отношении матрицы Η проверки на четность, которая определена в стандарте DVB-T.2 и имеет длину N кода 16200 битов и скорость r кодирования (скорость кодирования в соответствии с DVB-T.2) равную 1/4.

Модуль 613 генерирования матрицы проверки на четность (фиг. 35) рассчитывает матрицу H проверки на четность, используя таблицу исходного значения матрицы проверки на четность, следующим образом.

На фиг. 38 представлена иллюстрация способа расчета матрицы H проверки на четность из таблицы исходного значения матрицы проверки на четность.

Таким образом, на фиг. 38 иллюстрируется таблица исходного значения матрицы проверки на четность в отношении матрицы H проверки на четность, которая определена в стандарте DVB-T.2, и имеет длину N кода, равную 16200 битов, и скорость r кодирования, равную 2/3.

Как описано выше, таблица исходного значения матрицы проверки на четность представляет собой таблицу, которая представляет положения элементов, равных 1, информационной матрицы H_A (фиг. 10), соответствующей длине К информации, в соответствии с длиной N кода, и скоростью r кодирования кода LDPC для каждых 360 столбцов (номер Ρ столбца модуля циклической структуры). В ее i-ом ряду, номера рядов (номера рядов, когда номер ряда первого ряда матрицы Η проверки на четность установлен в 0) для элементов, равных 1 для (1+360×(i-1)-ого столба матрицы Η проверки на четность размещены по количеству весов столбцов (1+360×(i-1)-ого столбца.

В этом случае, поскольку матрица H_T четности (фиг. 10) матрицы Η проверки на четность, соответствующей длине M четности, определена, как на фиг. 25, в соответствии с таблицей исходного значения матрицы проверки на четность, рассчитывают информационную матрицу H_A (фиг. 10) матрицы H проверки на четность, соответствующую длине K информации.

Номер ряда k+1 в таблице исходного значения матрицы проверки на четность отличается в соответствии с длиной K информации.

Соотношение уравнения (9) реализуется между длиной K информации и номером k+1 ряда таблицы исходного значения матрицы проверки на четность.

В этом случае 360 в уравнении (9) представляет собой номер Р столбца модуля циклической структуры, описан со ссылкой на фиг. 26.

В таблице исходного значения матрицы проверки на четность по фиг. 38 13 цифровых значений размещены от первого ряда до третьего ряда, и 3 цифровых значения размещены от четвертого ряда до (k+1)-ого ряда (30-ый ряд на фиг. 38).

Поэтому, веса столбца матрицы Н проверки на четность, которые рассчитывают из таблицы исходного значения матрицы проверки на четность по фиг. 38, равны 13 от первого столбца до (1+360×(3-1)-1)-ого столба и равны 3 от (1+360×(3-1))-ого столба до K-ого столбца.

Первый ряд таблицы исходного значения матрицы проверки на четность по фиг. 38 становится равным 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 и 2622, что представляет, что элементы рядов, имеющих номера рядов 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620 и 2622 равны 1 (и другие элементы равны 0) в первом столбце матрицы Η проверки на четность.

Второй ряд таблицы исходного значения матрицы проверки на четность по фиг. 38 становится 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358 и 3108, что представляет, что элементы рядов, имеющих номера 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358, и 3108 рядов равны 1 в 361 (=1+360×(2-1))-ом столбце матрицы Η проверки на четность.

Как описано выше, таблица исходного значения матрицы проверки на четность представляет положения элементов, равных 1 информационной матрицы На матрицы Η проверки на четность для каждых 360 столбцов.

Другие столбцы, кроме (1+360×(i-1))-ого столбца матрицы Η проверки на четность, то есть, отдельные столбцы из (2+360×(i-1))-ого столбца по (360×i)-ый столбец размещены путем циклического сдвига элементов 1 для (1+360×(i-1))-ого столбца, определенного в таблице исходного значения матрицы проверки на четность периодически в направлении вниз (в направлении вниз столбцов), в соответствии с длиной M четности.

Таким образом, (2+360×(i-1))-ый столбец получают путем циклического сдвига (1+360×(i-1))-ого столбца в направлении вниз на M/360 (=q), и следующий (3+360×(i-1))-ый столбец получают путем циклического сдвига (1+360×(i-1))-ого столбца в направлении вниз на 2×М/360 (=2×q) (полученного путем циклического сдвига (2+360×(i-1))-ого столбца в направлении вниз на M/360 (=q)).

Если цифровое значение j-ого столбца (j-ого столбца с левой стороны) i-ого ряда (i-ого ряда с верхней стороны) таблицы исходного значения матрицы проверки на четность будет представлено, как h_i,j, и номер ряда j-ого элемента, равного 1 в w-ом столбце матрицы H проверки на четность представлен, как H_w-j, может быть рассчитан номер ряда H_w-j элемента 1 w-ого столбца, который становится другим столбцом, чем (1+360×(i-1))-ый столбец матрицы Η проверки на четность по уравнению (10).

В этом случае, mod (х, у) означает остаток, который получают путем деления на у.

Кроме того, Р представляет собой номер столбца модуля циклической структуры, описанной выше. Например, в стандарте DVB-S.2, DVB-T.2 и DVB-C.2, Ρ равно 360, как описано выше. Кроме того, q представляет собой значение М/360, которое получают путем деления длины M четности на номер Ρ столбца (=360) модулей циклической структуры.

Модуль 613 генерирования матрицы проверки на четность (фиг. 35) устанавливает номера рядов элементов, равных 1 для (1+360×(i-1))-ого столбца матрицы Η проверки на четность с помощью таблицы исходного значения матрицы проверки на четность.

Модуль 613 генерирования матрицы проверки на четность (фиг. 35) рассчитывает номер H_w-j ряда элемента, равного 1, w-ого столбца, который представляет собой другой столбец, чем (1+360×(i-1))-ый столбец матрицы Η проверки на четность, в соответствии с уравнением (10), и генерирует матрицу Η проверки на четность, в которой элемент с полученным номером ряда установлен в 1.

Код LDPC для DVB-Sx

В то же время, в разработке находится улучшенный стандарт по сравнению с DVB-S.2, называемый DVB-Sx или DVB-S.2 evo.

Таким образом, ниже будет описан код LDPC (ниже также называется кодом 16 k для Sx), в котором длина N кода составляет 16 k битов и который может использоваться при другой передаче данных DVB-Sx.

Здесь, что касается кода 16k для Sx, с учетом того, что афинность (совместимость) с DVB-S.2 поддерживается в максимально возможной степени, аналогично коду LDPC, определенному в DVB-S.2, предполагается, что матрица Η_T четности в матрице Η проверки на четность имеет ступенчатую структуру (фиг. 11).

Кроме того, для кода 16 k, для Sx, аналогичного коду LDPC, определенному в DVB-S.2, предполагается, что информационная матрица Н_А матрицы H проверки на четность имеет циклическую структуру и номер Ρ столбца, который представляет собой модуль циклической структуры, как предполагается, равен 360.

На фиг. 39 и 40 показаны иллюстрации примера таблицы исходного значения матрицы проверки на четность кода 16k для Sx.

На фиг. 39 показана иллюстрация таблицы исходного значения матрицы проверки на четность матрицы H проверки на четность кода 16k для Sx, в котором скорость r кодирования составляет 7/15 (ниже также называется кодом 16k для Sx с r=7/15).

На фиг. 40 показана иллюстрация таблицы исходного значения матрицы проверки на четность в матрице H проверки на четность кода 16 k для Sx, в котором скорость r кодирования составляет 8/15 (ниже также называется кодом 16 k для Sx с r=8/15).

Кодер 115 LDPC (фиг. 8 и фиг. 35) может выполнять кодирование LDPC, в любой код 16 k для Sx с длиной N кода 16 k среди 2 видов скоростей r кодирования, равных 7/15 или 8/15, используя матрицу H проверки на четность, определенную из таблиц исходного значения матрицы проверки на четность, представленных на фиг. 39 и 40.

В этом случае таблицы исходного значения матриц проверки на четность, представленные на фиг. 39 и фиг. 40, сохранены в модуле 602 хранения кодера 115 LDPC (фиг. 8).

Код 16k для Sx, полученный в результате использования матрицы H проверки на четность, определенный по таблицам исходного значения матрицы проверки на четность на фиг. 39 и фиг. 40, представляет собой код LDPC с хорошими рабочими характеристиками.

Здесь код LDPC с хорошими рабочей характеристикой представляет собой код LDPC, полученный из соответствующей матрицы H проверки на четность.

Кроме того, соответствующая матрица H проверки на четность представляет собой матрицу проверки на четность, которая удовлетворяет заданному условию, которое делает BER (и FER) меньшим, когда код LDPC, полученный из матрицы H проверки на четность, передают с низким E_s/N₀ или E_b/N_o (отношение сигнал-шум на бит).

Например, соответствующая матрица H проверки на четность может быть определена, выполняя моделирование для измерения значения BER, когда коды LDPC, полученные из различных матриц проверки на четность, которые удовлетворяют заданному условию, передают с низким значением E_s/N_o.

В качестве заданного условия, которое должно удовлетворяться, например, соответствующей матрицей H проверки на четность, удобно использовать, например, результат анализа, получаемый способом анализа различных характеристик кода, называемым развитием плотности (развитие плотности), и при этом не существуют элементы контура, равные 1, что называется циклом 4, и так далее.

Здесь, в информационной матрице Н_А, известно, что характеристики декодирования кода LDPC ухудшаются, когда элементы, равные 1, представлены плотно, как в цикле 4, и, поэтому, требуется, чтобы цикл 4 не существовал, как заданное условие, которое должно удовлетворяться соответствующей матрицей H проверки на четность.

Здесь заданное условие, которое должно удовлетворяться соответствующей матрицей H проверки на четность, может быть определено произвольно с точки зрения улучшения характеристик декодирования кода LDPC и улучшения (упрощения) обработки декодирования кода LDPC, и так далее.

На фиг. 41 и фиг. 42 показаны схемы для описания развития плотности, которые позволяют получить аналитический результат, как заданное условие, которое должно удовлетворяться соответствующей матрицей H проверки на четность.

Развитие плотности представляет собой способ анализа кода, который рассчитывает значение ожидания вероятности ошибки всего (группы) кода LDPC с длиной N кода ∞, характеризуемой последовательностью степеней, описанной ниже.

Например, когда значение дисперсии шумов постепенно увеличивается от 0 в канале AWGN, значение ожидания вероятности ошибки определенной группы вначале равно 0, но когда значение дисперсии шумов становится равным или больше, чем определенное пороговое значение, оно не равно 0.

В соответствии с развитием плотности, в результате сравнения порога значения дисперсии шумов (которое также может называться порогом рабочей характеристики), при котором значение ожидания вероятности ошибки не равно 0, возможно определить качество рабочих характеристик группы (соответствие матрицы проверки на четность).

Здесь, что касается определенного кода LDPC, когда определяют группу, которой принадлежит код LDPC, и выполняют развитие плотности для этой группы, можно ожидать приблизительную характеристику кода LDPC.

Поэтому, если будет найдена группа с хорошей рабочей характеристикой, может быть определен код LDPC с хорошей характеристикой из кодов LDPC, принадлежащих этой группе.

Здесь упомянутая выше последовательность степеней представляет, при каком значении процента переменный узел или проверочный узел, имеющий вес каждого значения, существует в отношении длины N кода для кода LDPC.

Например, регулярный код (3,6) LDPC со скоростью кодирования 1/2 принадлежит группе, характеризуемой последовательностью степеней, в которой вес (вес столбца) всех переменных узлов равен 3, и вес (вес ряда) всех проверочных узлов равен 6.

На фиг. 41 иллюстрируется граф Таннера такой группы.

В графе Таннера на фиг. 41 присутствуют переменные узлы, представленные кружками (знак ) в схеме только N частями, равными длине N кода, и присутствуют проверочные узлы, показанные квадратами (знак ), только N/2 частями, равными значению множителя, умножающего скорость 1/2 кодирования на длину N кода.

Три ветви (ребра), равные весу столбца, соединены с каждым переменным узлом, и, поэтому, в сумме присутствует 3N ветви, соединенные с N переменными узлами.

Кроме того, шесть ветвей (ребер), равных весу ряда, соединены с каждым проверочным узлом, и, поэтому, здесь представлены в сумме 3N ветви, соединенных с N/2 проверочными узлами.

Кроме того, присутствует один перемежитель в графе Таннера на фиг. 41.

Перемежитель случайно изменяет компоновку 3N ветвей, соединенных с N переменными узлами, и соединяет каждую измененную ветвь с любой из 3N ветвей, соединенных с N/2 проверочными узлами.

Существует (3N)! (=(3N)×(3Ν-1)× … ×1) структур изменения компоновки для изменения компоновки 3Ν ветвей, соединенных с N переменными узлами в перемежителе. Поэтому, группа, характеризуемая последовательностью степеней, в которой вес всех переменных узлов, равен 3 и вес всех проверочных узлов равен 6, становится объединением (3Ν)! кодов LDPC.

При моделировании для определения кода LDPC с хорошими характеристиками (с соответствующей матрицей проверки на четность), используют группу с множеством ребер в развитии плотности.

При использовании множества ребер, перемежитель, через который ветви соединяют с переменными узлами и ветви соединяют с проверочными узлами, разделен на множество (множество ребер), и, таким образом, группа более строго характеризуется.

На фиг. 42 иллюстрируется пример графа Таннера для группы типа с множеством ребер.

В графе Таннера на фиг. 42 присутствуют два перемежителя, такие как первый перемежитель и второй перемежитель.

Кроме того, в схеме графа Таннера на фиг. 42, присутствуют v1 переменных узлов с одной ветвью, соединенных с первым перемежителем, и отсутствует ветвь, соединенная со вторым перемежителем, v2 переменных узлов с одной ветвью, соединенных с первым перемежителем и двумя ветвями, соединенными со вторым перемежителем, и v3 переменных узлов без ветви, соединенных с первым перемежителем и двумя ветвями, соединенными со вторым перемежителем, соответственно.

Кроме того, в схеме графа Таннера на фиг. 42 существуют c1 проверочные узлы с двумя ветвями, соединенными с первым перемежителем, и без ветви, соединенных со вторым перемежителем, существуют с2 проверочные узлы с двумя ветвями, соединенными с первым перемежителем, и двумя ветвями, соединенными со вторым перемежителем, и с3 проверочные узлы без ветви, соединенные с первым перемежителем и тремя ветвями, соединенными со вторым перемежителем, соответственно.

Здесь, например, развитие плотности и его монтаж описаны в публикации On the Design of Low-Density Parity-Check Codes within 0.0045 dB of the Shannon Limit", S.Y. Chung, G.D. Fomey, T.J. Richardson, R. Urbanke, IEEE Communications Leggers, VOL. 5, NO. 2, Feb 2001.

При моделировании, для определения (таблицы исходного значения матрицы проверки на четность) для кода 16k для Sx, используя оценку плотности типа с множеством ребер, находят группу, в которой пороговое значение рабочей характеристики, то есть E_b/N₀ (отношение мощности сигнала к мощности шумов на бит) с ухудшением (уменьшением) BER, равно или меньше, чем заданное значение, и выбирают код LDPC, который уменьшает BER, при использовании одной или больше ортогональных модуляций, таких как QPSK, из кодов LDPC, принадлежащих группе, в качестве кода LDPC с хорошими характеристиками.

Описанная выше таблица исходного значения матрицы проверки на четность кода 16 k для Sx представляет собой таблицу исходного значения матрицы проверки на четность соответствующих кодов LDPC с длиной кода N 16 k битов и скоростью кодирования r 7/15 или 8/15, определенную в результате упомянутого выше моделирования.

Таким образом, в соответствии с 16 k для Sx, полученных из таблицы исходного значения матрицы проверки на четность, возможно обеспечить хорошее качество передачи данных при передаче данных.

На фиг. 43 представлена иллюстрация минимальной длины цикла и порогового значения рабочих характеристик матрицы H проверки на четность, полученных из таблицы исходного значения матрицы проверки на четность кода 16 k для Sx, для r=7/15 и 8/15 на фиг. 39 и 40.

Здесь минимальная длина цикла (охват) означает минимальное значение длины контура (длина контура), сформированного элементами 1 в матрице H проверки на четность.

В матрице H проверки на четность, полученной из таблицы исходного значения матрицы проверки на четность кода 16 k для Sx, не существует цикл 4 (замкнутый цикл из элементов 1 с длиной цикла 4).

Кроме того, поскольку избыточность кода LDPC становится больше, по мере того, как скорость кодирования r становится меньше, пороговое значение рабочей характеристики проявляет тенденцию улучшения (уменьшения), по мере уменьшения скорости r кодирования.

На фиг. 44 показана схема, иллюстрирующая матрицу H проверки на четность (которая может называться кодом 16 k для Sx матрицы H проверки на четность) по фиг. 39 и фиг. 40 (которая была определена из таблицы исходного значения матрицы проверки на четность).

Вес столбца составляет X для столбца KX от первого столбца кода 16 k для Sx матрицы H проверки на четность, вес столбца составляет Y1 для последующего столбца KY1, вес столбца составляет Y2 для последующего столбца KY2, вес столбца равен 2 для последующего столбца М-1, и вес столбца равен 1 для последнего столбца.

Здесь KX+KY1+KY2+M-1+1 равно длине кода N=16200 битов.

На фиг. 45 показана схема, иллюстрирующая номера столбцов KX, KY1, KY2 и М, и веса столбцов Χ, Y1 и Y2 на фиг. 44 для каждой скорости r кодирования кода 16 k для Sx.

Что касается матрицы H проверки на четность соответствующих кодов 16 k для Sx для r 7/15 или 8/15, аналогично матрице проверки на четность, описанной со ссылкой на фиг. 12 и фиг. 13, вес столбца проявляет тенденцию становиться больше в столбце, расположенном ближе к начальной стороне (левой стороне), и, поэтому, бит кода ближе к началу кодов 16 k для Sx проявляет тенденцию большей устойчивости к ошибкам (обладает сопротивлением к ошибкам).

Обработка взаимного обмена кода 16 k для Sx, для r=7/15 и 8/15

Для того, чтобы обеспечить лучшее качество передачи данных при передаче данных, используя код 16 k для Sx, желательно принимать меры для улучшения устойчивости к ошибке.

Примеры мер для улучшения устойчивости к ошибке включают в себя способ использования схемы модуляции, в которой количество точек сигнала является относительно малым, такой как 8PSK или 16APSK, и обработки взаимного обмена, выполняемой в демультиплексоре 25 (фиг. 9).

При обработке взаимного обмена примеры способа взаимного обмена битов кода взаимного обмена для кода LDPC, определенного в стандарте, таком как DVB-T.2, включают в себя описанные выше с первого по четвертый способы взаимного обмена, способ взаимного обмена, определенный в DVB-T.2 и т.п.

При передаче данных, используя код 16k для Sx, однако, предпочтительно использовать обработку взаимного обмена, соответствующую для кода 16k, для Sx.

Таким образом, в коде 16k для Sx желательно принять обработку взаимного обмена, в соответствии со способом взаимного обмена, предназначенным для кода 16k, для Sx (также называется способом взаимного обмена для Sx), в котором дополнительно улучшена устойчивость в отношении ошибки кода 16k для Sx.

Далее, перед обработкой взаимного обмена, в соответствии со способом взаимного обмена для Sx, будет описана обработка взаимного обмена в соответствии с уже предложенным способом взаимного обмена (ниже также называется текущим способом).

Обработка взаимного обмена, когда выполняется обработка взаимного обмена для кода LDPC (ниже также называется кодом регулирования), регламентированная в DVB-T2, в соответствии с текущим способом, с использованием демультиплексора 25, будет описана со ссылкой на фиг. 46 и 47.

На фиг. 46 иллюстрируется пример обработки взаимного обмена, в соответствии с текущей схемой, когда код LDPC является таким, как регламентировано в DVB-T.2 при длине кода N 64800 битов и скорости кодирования 3/5.

Таким образом, в позиции А на фиг. 46 показан пример обработки взаимного обмена в соответствии с текущим способом, когда код LPDC представляет собой код регулирования, в котором длина N кода составляет 64800 битов, скорость кодирования составляет 3/5, способ модуляции представляет собой 16QAM, и множитель b равен 2.

Когда способ модуляции представляет собой 16QAM, 4 (=m) битов кода отображают на определенные точки среди 16 точек сигнала, принятых в 16QAM в качестве одного символа.

Когда длина N кода составляет 64800 битов, и множитель b равен 2, запоминающее устройство 31 (фиг. 22 и 23) демультиплексора 25 имеет 8 столбцов, содержащих 4×2 (=mb) битов в направлении ряда и 64800/(4×2) бита в направлении столбца.

В демультиплексоре 25, когда биты кода для кода LDPC записаны в направлении столбца в запоминающем устройстве 31, и запись 64800 битов кода (1 кодовое слово) заканчивается, биты кода, записанные в запоминающем устройстве 31, считывают в модулях 4×2 (=mb) битов, в направлении ряда и подают в модуль 32 взаимного обмена (фиг. 22 и 23).

Модуль 32 взаимного обмена выполняет взаимный обмен 4×2 (=mb) битов кода b₀-b₇ таким образом, что 4×2 (=mb) битов кода b₀, b₁, b₂, b₃, b₄, b₅, b₆ и b₇, считанных из запоминающего устройства 31, выделяют для, например, 4×2 (=mb) символьных битов y₀, y₁, y₂, у₃, y₄, y₅, y₆ и у₇ 2 (=b) последовательных символов, как показано в позиции А на фиг. 46.

Таким образом, модуль 32 взаимного обмена выполняет взаимный обмен таким образом, что биты кода выделяют для символьных битов следующим образом:

бит кода b₀ для символьного бита у₇,

бит кода b₁ для символьного бита у₁,

бит кода b₂ для символьного бита y₄,

бит кода b₃ для символьного бита у₂,

бит кода b₄ для символьного бита y₅,

бит кода b₅ для символьного бита у₃,

бит кода b₆ для символьного бита у₆ и

бит кода b₇ для символьного бита y₀.

В позиции В на фиг. 46 показан пример обработки взаимного обмена, в соответствии с текущим способом, когда код LPDC представляет собой код регулирования, в котором длина N кодов составляет 64800 битов, скорость кодирования равна 3/5, способ модуляции представляет собой 64QAM, и множитель b равен 2.

Когда способ модуляции представляет собой 64QAM, 6 (=m) битов кода отображают на определенные точки среди 64 точек сигнала, принятых в 64QAM, в качестве одного символа.

Когда длина N кода равна 64800 битов, и множитель b равен 2, запоминающее устройство 31 (фиг. 22 и 23) демультиплексора 25 имеет 12 столбцов, в которых содержатся 6×2 (=mb) битов в направлении ряда и 64800/(6×2) битов в направлении столбца.

В демультиплексоре 25, когда биты кода для кода LDPC записаны в направлении столбца в запоминающем устройстве 31, и запись 64800 битов кодов (1 кодовое слово) заканчивается, биты кода, записанные в запоминающем устройстве 31, считывают в модулях 6×2 (=mb) битов в направлении ряда и подают в модуль 32 взаимного обмена (фиг. 22 и 23).

Модуль 32 взаимного обмена выполняет взаимный обмен 6×2 (=mb) битов кода b₀-b₁₁ таким образом, что 6×2 (=mb) битов кода b₀, b₁, b₂, b₃, b₄, b₅, b₆, b₇, b₉, b₉, b₁₀ и b₁₁, считанных из запоминающего устройства 31, выделяют, например, для 6×2 (=mb) символьных битов y₀, у₁, у₂, у₃, y₄, y₅, y₆, y₇, y₈, y₉, y₁₀ и y₁₁ для 2 (=b) последовательных символов, как показано в позиции В на фиг. 46.

Таким образом, модуль 32 взаимного обмена выполняет взаимный обмен таким образом, что биты кода выделяют для символьных битов следующим образом:

бит кода b₀ для символьного бита у₁₁,

бит кода b₁ для символьного бита y₇,

бит кода b₂ для символьного бита у₃,

бит кода b₃ для символьного бита у₁₀,

бит кода b₄ для символьного бита у₆,

бит кода b₅ для символьного бита у₂,

бит кода b₆ для символьного бита у₉,

бит кода b₇ для символьного бита y₅,

бит кода b₈ для символьного бита у₁,

бит кода b₉ для символьного бита y₈,

бит кода b₁₀ для символьного бита y₄ и

бит кода b₁₁ для символьного бита y₀.

В позиции С на фиг. 46 показан пример обработки взаимного обмена, в соответствии с текущим способом, когда код LPDC представляет собой код регулирования, в котором длина N кода равна 64800 битов, скорость кодирования равна 3/5, способ модуляции представляет собой 256QAM, и множитель b равен 2.

Когда способ модуляции представляет собой 256QAM, 8 (=m) битов кода отображают на определенные точки среди 256 точек сигнала, принятых в 256QAM, в качестве одного символа.

Когда длина N кода составляет 64800 битов, и множитель b равен 2, запоминающее устройство 31 (фиг. 22 и 23) демультиплексора 25 имеет 16 столбцов, в которых содержатся 8×2 (=mb) битов в направлении ряда и 64800/(8×2) битов в направлении столбца.

В демультиплексоре 25, когда биты кода кода LDPC записаны в направлении столбца в запоминающем устройстве 31, и запись 64800 битов кода (1 кодовое слово) заканчивается, биты кода, записанные в запоминающем устройстве 31, считывают в модулях 8×2 (=mb) битов в направлении ряда и подают в модуль 32 взаимного обмена (фиг. 22 и 23).

Модуль 32 взаимного обмена выполняет взаимный обмен 8×2 (=mb) битов кода b₀-b₁₁ таким образом, что 8×2 (=mb) битов кода b₀, b₁, b₂, b₃, b₄, b₅, b₆, b₇, b₈, b₉, b₁₀, b₁₁, b₁₂, b₁₃, b₁₄ и b₁₅, считанных из запоминающего устройства 31, выделяют, например, для 8×2 (=mb) символьных битов y₀, y₂, y₃, y₄, y₅, y₆, y₇, y₈, y₉, y₁₀, y₁₁, y₁₂, y₁₃, y₁₄ и y₁₅ 2 (=b) последовательных символов, как показано в позиции В на фиг. 46.

Таким образом, модуль 32 взаимного обмена выполняет взаимный обмен таким образом, что биты кода выделяют для символьных битов следующим образом:

бит кода b₀ для символьного бита у₁₅,

бит кода b₁ для символьного бита у₁,

бит кода b₂ для символьного бита у₁₃,

бит кода b₃ для символьного бита у₃,

бит кода b₄ для символьного бита y₈,

бит кода b₅ для символьного бита у₁₁,

бит кода b₆ для символьного бита y₉,

бит кода b₇ для символьного бита y₅,

бит кода b₈ для символьного бита у₁₀,

бит кода b₉ для символьного бита у₆,

бит кода b₁₀ для символьного бита y₄,

бит кода b₁₁ для символьного бита у₇,

бит кода b₁₂ для символьного бита у₁₂,

бит кода b₁₃ для символьного бита у₂,

бит кода b₁₄ для символьного бита у₁₄ и

бит кода b₁₅ для символьного бита y₀.

На фиг. 47 иллюстрируется пример обработки взаимного обмена, в соответствии с текущей схемой, когда код регулирования является таким, как регламентировано в DVB-Т.2, при длине N кода 16200 битов и скорости кодирования 3/5.

Таким образом, в позиции А на фиг. 47 показан пример обработки взаимного обмена, в соответствии с текущим способом, когда код LPDC представляет собой код LPDC, в котором длина кода N составляет 16200 битов, скорость кодирования составляет 3/5, способ модуляции представляет собой 16QAM, и множитель b равен 2.

Когда способ модуляции представляет собой 16QAM, 4 (=m) битов кода отображают на определенные точки среди 16 точек сигнала, принятых в 16QAM в качестве одного символа.

Когда длина N кода составляет 16200 битов, и множитель b равен 2, запоминающее устройство 31 (фиг. 22 и 23) демультиплексора 25 имеет 8 столбцов, в которых содержатся 4×2 (=mb) битов в направлении ряда и 16200/(4×2) битов в направлении столбца.

В демультиплексоре 25, когда биты кода для кода LDPC записаны в направлении столбца в запоминающем устройстве 31, и запись 16200 битов кода (1 кодовое слово) заканчивается, биты кода, записанные в запоминающем устройстве 31, считывают в модулях 4×2 (=mb) битов в направлении ряда и подают в модуль 32 взаимного обмена (фиг. 22 и 23).

Модуль 32 взаимного обмена выполняет взаимный обмен 4×2 (=mb) битов кода b₀-b₇ таким образом, что 4×2 (=mb) битов кода b₀, b₁, b₂, b₃, b₄, b₅, b₆ и b₇, считанных из запоминающего устройства 31, выделяют, например, для 4×2 (=mb) символьных битов y₀, y₁, y₂, y₃, y₄, y₅, y₆ и у₇ 2 (=b) последовательных символов, как показано в позиции фиг. 47.

Таким образом, модуль 32 взаимного обмена выполняет взаимный обмен таким образом, что биты кода b₀-b₇ выделяют для символьных битов y₀-y₇, как в описанном выше случае на фиг. 46.

В позиции В на фиг. 47 показан пример обработки взаимного обмена, в соответствии с текущим способом, когда код LPDC представляет собой код регулирования, в котором длина кода N составляет 16200 битов, скорость кодирования равна 3/5, способ модуляции представляет собой 64QAM, и множитель b равен 2.

Когда способ модуляции представляет собой 64QAM, 6 (=m) битов кода отображают на определенные точки среди 64 точек сигнала, принятых в 64QAM, в качестве одного символа.

Когда длина N кода составляет 16200 битов, и множитель b равен 2, запоминающее устройство 31 (фиг. 22 и 23) демультиплексора 25 имеет 12 столбцов, в которых содержатся 6×2 (=mb) битов в направлении ряда и 16200/(6×2) битов в направлении столбца.

В демультиплексоре 25, когда биты кода для кода LDPC записаны в направлении столбца в запоминающем устройстве 31, и запись 16200 битов кода (1 кодовое слово) заканчивается, биты кода, записанные в запоминающем устройстве 31, считывают в модулях 6×2 (=mb) битов в направлении ряда и подают в модуль 32 взаимного обмена (фиг. 22 и 23).

Модуль 32 взаимного обмена выполняет взаимный обмен 6×2 (=mb) битов кода b₀-b₁₁ таким образом, что 6×2 (=mb) битов кода b₀, b₁, b₂, b₃, b₄, b₅, b₆, b₇, b₈, b₉, b₁₀ и b7₁₁, считанных из запоминающего устройства 31, выделяют, например, для 6×2 (=mb) символьных битов y₀, у₁, у₂, у₃, y₄, y₅, y₆, y₇, y₈, y₉, y₁₀ и у₁₁ 2 (=b) последовательных символов, как показано в позиции В на фиг. 47.

Таким образом, модуль 32 взаимного обмена выполняет взаимный обмен таким образом, что биты кода b₀-b₁₁ выделяют для символьных битов y₀-y₁₁, как в описанном выше случае в позиции В на фиг. 46.

В позиции С на фиг. 47 показан пример обработки взаимного обмена, в соответствии с текущим способом, когда код LPDC представляет собой код регулирования, в котором длина кода N составляет 16200 битов, скорость кодирования составляет 3/5, способ модуляции представляет собой 256QAM, и множитель b равен 1.

Когда способ модуляции представляет собой 256QAM, 8 (=m) битов кода отображают на определенные точки среди 256 точек сигнала, принятых в 256QAM, в качестве одного символа.

Когда длина N кода составляет 16200 битов, и множитель b равен 1, запоминающее устройство 31 (фиг. 22 и 23) демультиплексора 25 имеет 8 столбцов, в которых содержатся 8×1 (=mb) битов в направлении ряда и 16200/(8×1) битов в направлении столбца.

В демультиплексоре 25, когда биты кода для кода LDPC записаны в направлении столбца в запоминающем устройстве 31, и запись 16200 битов кода (1 кодовое слово) заканчивается, биты кода, записанные в запоминающем устройстве 31, считывают в модулях 8x1 (=mb) битов в направлении ряда и подают в модуль 32 взаимного обмена (фиг. 22 и 23).

Модуль 32 взаимного обмена выполняет взаимный обмен 8×1 (=mb) битов кода b₀-b₇ таким образом, что 8×1 (=mb) битов кода b₀, b₁, b₂, b₃, b₄, b₅, b₆ и b7₇, считанных из запоминающего устройства 31, выделяют, например, для 8×1 (=mb) символьных битов y₀, y₁, y₂, y₃, y₄, y₅, y₆ и y₇ 1 (=b) последовательных символов, как показано в позиции С на фиг. 47.

Таким образом, модуль 32 взаимного обмена выполняет взаимный обмен таким образом, что биты кода выделяют для символьных битов следующим образом:

бит кода b₀ для символьного бита у₇,

бит кода b₁ для символьного бита у₃,

бит кода b₂ для символьного бита y₁,

бит кода b₃ для символьного бита y₅,

бит кода b₄ для символьного бита у₂,

бит кода b₅ для символьного бита y₆,

бит кода b₆ для символьного бита y₄, и

бит кода для символьного бита y₀.

Далее будет описана обработка взаимного обмена, в соответствии со способом взаимного обмена для Sx,.

Ниже (#i+1)-ый бит от старшего значащего бита из mb битов кода, считанных в направлении ряда из запоминающего устройства 31, также выражен, как бит b#i, и бит для (#i+1)-ого бита от старшего значащего бита из mb символьных битов из b последовательных символов также выражен, как бит y#i.

На фиг. 48 показана иллюстрация первого примера обработки взаимного обмена в соответствии со способом взаимного обмена для Sx, когда способ модуляции представляет собой 8PSK, и множитель b равен 1 при передаче данных, используя код 16k для Sx при r=7/15 или 8/15.

Когда способ модуляции представляет собой 8PSK, и множитель b равен 1 при передаче данных, используя код 16k для Sx, для r=7/15 или 8/15, (16200/(3×1))×(3×1) битов кода, записанных в запоминающем устройстве 31 в направлении столбца × направление ряда, считывают в модулях 3×1 (=mb) битов в направлении ряда в демультиплексоре 25 и подают в модуль 32 взаимного обмена (фиг. 22 и 23).

Модуль 32 взаимного обмена выполняет взаимный обмен 3×1 (=mb) битов кода b₀-b₂ таким образом, что выделяют 3×1 (=mb) битов кода b₀-b₂, считанных из запоминающего устройства 31, например, для 3×1 (=mb) символьных битов y₀-у₂ из 1 (=b) символа, как показано на фиг. 48.

Таким образом, модуль 32 взаимного обмена выполняет взаимный обмен таким образом, что биты кода выделяют для символьных битов следующим образом:

бит кода b₀ для символьного бита y₁,

бит кода b₁ для символьного бита y₀, и

бит кода b₂ для символьного бита у₂.

На фиг. 49 представлена иллюстрация второго примера обработки взаимного обмена в соответствии со способом взаимного обмена для Sx, когда способ модуляции представляет собой 8PSK, и множитель b равен 1, при передаче данных, используя код 16k для Sx при r=7/15 или 8/15.

В этом случае, как описано со ссылкой на фиг. 48, (16200/(3×1))×(3×1) битов кода, записанных в запоминающем устройстве 31 в направлении столбца × направление ряда, считываются в модулях 3×1 (=mb) битов в направлении ряда в демультиплексоре 25 и подают в модуль 32 взаимного обмена (фиг. 22 и 23).

Модуль 32 взаимного обмена выполняет взаимный обмен 3×1 (=mb) битов кода b₀-b₂ таким образом, что 3×1 (=mb) битов кода b₀-b₂, считываемых из запоминающего устройства 31, выделяют, например, для 3×1 (=mb) символьных битов y₀-у₂ 1 (=b) символа, как показано на фиг. 49.

Таким образом, модуль 32 взаимного обмена выполняет взаимный обмен таким образом, что биты кода выделяют для символьных битов следующим образом:

бит кода b₀ для символьного бита у₁,

бит кода b₁ для символьного бита у₂ и

бит кода b₂ для символьного бита y₀.

Здесь, в качестве способа взаимного обмена для битов кода кода LDPC при обработке взаимного обмена, выполняемой модулем 32 взаимного обмена, то есть, структуры выделения между битами кода для кода LDPC и символьных битов, обозначающих символ (ниже также называется структурой выделения бита), может быть принята специальная структура выделения битов в каждом коде 16k для Sx для скоростей кодирования r=7/15 и 8/15.

Здесь, когда специальная структура выделения бита принята для каждого кода 16k для Sx для скоростей кодирования r=7/15 и 8/15, необходимо устанавливать каждую структуру выделения битов в устройстве 11 передачи. Кроме того, для кода 16 k для Sx, в котором скорость кодирования r отличается, необходимо изменять (заменять) структуру выделения бита.

В соответствии с этим, когда способ модуляции представляет собой 8PSK, и множитель b равен 1 в каждом коде 16 k для Sx со скоростями кодирования r=7/15 и 8/15, только один из способов взаимного обмена, описанных со ссылкой на фиг. 48 и 49, может быть установлен в устройстве 11 передачи. То же относится к случаю, когда способ модуляции представляет собой 16APSK, и множитель b равен 1, как будет описано ниже.

На фиг. 50 представлена иллюстрация результата моделирования для измерения BER/FER с помощью моделирования, путем приема первого примера способа взаимного обмена для Sx на фиг. 48 в качестве способа взаимного обмена и путем приема 8PSK в качестве способа модуляции и в коде 16 k для Sx со скоростью кодирования r=7/15.

На фиг. 51 показана иллюстрация результата моделирования измерения BER/FER с помощью моделирования, используя первый пример способа взаимного обмена для Sx на фиг. 48, в качестве способа взаимного обмена, и используя 8PSK в качестве способа модуляции и в коде 16 k для Sx для скорости кодирования r=8/15.

На фиг. 50 и фиг. 51 на горизонтальной оси показано E_s/N₀, и на вертикальной оси показано BER/FER. Здесь сплошной линией представлено BER, и пунктирной линией показано FER.

На фиг. 50 и 51 можно видеть, что хорошее значение BER/FER получают для каждого кода 16k для скорости кодирования Sx r=7/15 и 8/15, и, таким образом, обеспечивается хорошее качество передачи данных при передаче данных, используя код кода 16k для Sx.

В ходе моделирования измеряли BER/FER, которое, по существу, является таким же, как и в случае, когда используется первый пример способа взаимного обмена для Sx на фиг. 48, даже когда используется второй пример способа взаимного обмена для Sx на фиг. 49.

Здесь, при моделировании, при 50 кратном повторном декодировании, количество раз С (его выполнения) во время декодирования кода 16 k для Sx, и предполагая, что NL (нелинейный) канал представляет собой канал 13 передачи данных (фиг. 7), измеряли BER/FER для различных структур выделения бита, в которых 3 бита из битов кода выделены для 3 битов символьных битов.

Структура выделения битов, для которой получают хорошее BER/FER, принята, как способ взаимного обмена для Sx.

Таким образом, способы взаимного обмена для Sx на фиг. 48 и 49, можно сказать, представляют собой оптимальные способы взаимного обмена, когда передача данных при 8PSK используя код 16 k для Sx, выполняется через канал NL.

При моделировании, в котором используется 8PSK в качестве способа модуляции, например, совокупность (фиг. 19), принятая для 8PSK в DVB-S.2, принята, как совокупность 8PSK.

Для способов взаимного обмена для Sx на фиг. 48 и 49 хорошее качество передачи данных может быть обеспечено не только во время использования с каналом NL, но также и во время использования, например, линейного канала или канала AWGN, в котором AWGN добавлен к другому линейному каналу, чем канал NL.

На фиг. 52 показана блок-схема, иллюстрирующая модель системы передачи, используя моделирование (модель системы передачи).

Модуль системы передачи включает в себя модуль 210 Тх, модуль 220 Rx и модуль 230 канала.

Модуль 210 Тх представляет собой модель на стороне передачи и включает в себя модуль 211 FEC (прямая коррекция ошибки), модуль 212 отображения (Map), модуль 213 выполняющий выборку с повышением частоты (Up-sampling), и модуль 214 фильтра Найквиста (фильтра Найквиста).

Модуль 211 FEC выполняет кодирование коррекции ошибок, используя, например, код ВСН и код LDPC, и подает код LDPC, полученный в результате кодирования коррекции ошибок в модуль 212 отображения.

Модуль 212 отображения выполняет квадратурную модуляцию путем отображения символа на точки сигнала, определенные в способе модуляции с заданной квадратурной модуляцией, такой как 8PSK или 16APSK, используя заданное количество битов кода LDCP из модуля 211 FEC, как символ, и затем подает данные после квадратурной модуляции в модуль 213 выборки с повышением частоты.

Модуль 213 выборки с повышением частоты выполняет выборку с повышением частоты данных из модуля 212 отображения и подает данные, полученные в результате, в модуль 214 фильтра Найквиста.

Модуль 214 фильтра Найквиста фильтрует данные из модуля 213 выборки с повышением частоты и выводит полученный, как результат, сигнал передачи, в модуль 230 канала.

Модуль 220 Rx представляет собой модель на стороне приема и включает в себя модуль 221 AGC (автоматического регулирования усиления), умножитель 222, модуль 223 сглаживающего фильтра (выравнивающий фильтр), модуль 224 выборки с понижением частоты (Down samp), модуль 225 CSI (информации о состоянии канала), модуль 226 обратного отображения (De-Map.) и модуль 227 FEC.

Модуль 221 AGC устанавливает параметры AGC для усиления сигнала передачи из модуля 230 канала и подает параметр AGC в умножитель 222.

В умножитель 222 подают не только параметр AGC из модуля 221 AGC, но также и сигнал передачи, выводимый модулем 230 канала.

Умножитель 222 усиливает сигнал передачи из модуля 230 канала, в соответствии с параметром AGC, из модуля 221 AGC, и подает сигнал передачи в модуль 223 сглаживающего фильтра.

Модуль 223 сглаживающего фильтра фильтрует сигнал передачи из умножителя 222 и подает этот сигнал передачи в модуль 224 выборки с понижением частоты.

Модуль 224 выборки с понижением частоты выполняет выборку с понижением частоты сигнала передачи из модуля 223 сглаживающего фильтра и подает данные (данные после отображения), полученные, как результат, в модуль 226 обратного отображения.

Модуль 225 CSI устанавливает информацию канала, обозначающую состояние канала (модуля 230 канала) и подает информацию канала в модуль 226 обратного отображения.

Модуль 226 обратного отображения выполняет квадратурную демодуляцию путем обратного отображения (декодирование компоновки точек сигнала) данных из модуля 224 выборки с понижением, используя информацию канала из модуля 225 CSI, и подает данные (вероятность кода LDPC), полученные в результате, в модуль 227 FEC.

Модуль 227 FEC выполняет декодирование коррекции ошибок для данных из модуля 226 обратного отображения для декодирования кода коррекции ошибок, то есть, например, декодирования кода LDPC и декодирования кода ВСН.

Модуль 230 канала представляет собой модель канала NL и включает в себя модуль 231 IBO (задержки ввода), умножитель 232, модуль 233 TWTA (усилитель на лампе бегущей волны), модуль 234 AWGN и сумматор 235.

Модуль 231 IBO устанавливает параметры IBO для регулирования мощности сигнала передачи, выводимого из модуля 210 Тх, и подает параметр IBO в умножитель 232.

В умножитель 232 подают не только параметр IBO из модуля 231 IBO, но также и сигнал передачи, выводимый модулем 210 Тх.

Умножитель 232 усиливает сигнал передачи из Тх 210 модуля, в соответствии с параметром IBO, из модуля 231 IBO, и подает сигнал передачи в модуль 233 TWTA.

Модуль 233 TWTA выполнен таким образом, что он включает в себя, например, нелинейный усилитель, и выводит без изменений сигнал передачи, имеющий меньшую мощность, чем заданное значение, и выводит сигнал передачи, имеющий мощность, равную или большую, чем заданное значение, путем обрезки мощности до заданного значения среди сигналов передачи из умножителя 232.

Модуль 234 AWGN генерирует и выводит AWGN.

В сумматор 235 подают сигнал передачи, выводимый модулем 233 TWTA, и AWGN, выводимый модулем 234 AWGN.

Сумматор 235 добавляет AWGN из модуля 234 AWGN к сигналу передачи из модуля 233 TWTA и выводит сигнал передачи, как выход модуля 230 канала.

В модели системы передачи, выполненной таким образом, модуль 211 FEC выполняет кодирование с коррекцией ошибок и подает код LDPC, полученный в результате кодирования с коррекцией ошибок, в модуль 212 отображения в модуле 210 Тх.

Модуль 212 отображения выполняет квадратурную модуляцию путем отображения кода LDCP из модуля 211 FEC на точки сигнала, определенные в способе модуляции для заданной квадратурной модуляции. Данные, полученные модулем 212 отображения, подают, как сигнала передачи, выводимый модулем 210 Тх, в модуль 230 канала через модуль 213 выборки с повышением частоты и в модуль 214 фильтра Найквиста.

В модуле 230 канала, сигнал передачи из модуля 210 Тх передают через умножитель 232 и модуль 233 TWTA, таким образом, чтобы он был без линейных искажений, и подают его в сумматор 235.

В сумматоре 235, AWGN из модуля 234 AWGN добавляют к сигналу передачи, переданному через умножитель 232 и модуль 233 TWTA, и сигнал передачи подают в модуль 220 Рос.

В модуле 220 Rx сигнал передачи из модуля 230 канала подают в модуль 226 обратного отображения через умножитель 222, модуль 223 сглаживающего фильтра и модуль 224 выборки с понижением.

В модуле 226 обратного отображения для данных, передаваемых через умножитель 222, модуль 223 сглаживающего фильтра и модуль 224 выборки с понижением, выполняют обратное отображение для выполнения с ними квадратурной демодуляции, используя информацию канала из модуля 225 CSI, и полученные в результате данные подают в модуль 227 FEC.

В модуле 227 FEC данные из модуля 226 обратного отображения подвергают декодированию коррекции ошибок, такому как декодирование LDPC. При моделировании BER/FER измеряют (рассчитывают), используя результат декодирования коррекции ошибок.

Модуль 230 канала на фиг. 52, также выполнен таким образом, что он включает в себя только модуль 234 AWGN и сумматор 235, без включения модуля 231 IBO, умножителя 232 и модуля 233 TWTA, таким образом, что модуль 230 канала используется, как модель канала AWGN.

На фиг. 53 представлена иллюстрация первого примера обработки взаимного обмена в соответствии со способом взаимного обмена для Sx, когда способ модуляции представляет собой 16PSK, и множитель b равен 1, при передаче данных, используя код 16 k для Sx с r=7/15 или 8/15.

Когда способ модуляции представляет собой 16PSK, и множитель b равен 1, при передаче данных, используя код 16 k для Sx с r=7/15 или 8/15, (16200/(4×1))×(4×1) битов кода, записанных в запоминающее устройство 31 в направлении столбца × направление ряда, считывают в модулях 4×1 (=mb) битов в направлении ряда в демультиплексоре 25 и подают в модуль 32 взаимного обмена (фиг. 22 и 23).

Модуль 32 взаимного обмена выполняет взаимный обмен 4×1 (=mb) битов кода b₀-Ьз таким образом, что 4×1 (=mb) битов кода b₀-b₃, считанных из запоминающего устройства 31, выделяют, например, для 4×1 (=mb) символьных битов y₀-у₃ для 1 (=b) символа, как показано на фиг. 53.

Таким образом, модуль 32 взаимного обмена выполняет взаимный обмен таким образом, что биты кода выделяют для символьных битов следующим образом:

бит кода b₀ для символьного бита y₁,

бит кода b₁ для символьного бита у₂,

бит кода b₂ для символьного бита y₀ и

бит кода b₃ для символьного бита у₃.

На фиг. 54 представлена иллюстрация второго примера обработки взаимного обмена в соответствии со способом взаимного обмена для Sx, когда способ модуляции представляет собой 16PSK, и множитель b равен 1, при передаче данных, используя код 16k для Sx при r=7/15 или 8/15.

В этом случае, как описано со ссылкой на фиг. 53, (16200/(4×1))×(4×1) битов кода, записанные в запоминающем устройстве 31 в направлении столбца × направление ряда, считывают в модулях 4×1 (=mb) битов в направлении ряда в демультиплексоре 25 и подают в модуль 32 взаимного обмена (фиг. 22 и 23).

Модуль 32 взаимного обмена выполняет взаимный обмен 4×1 (=mb) битов кода b₀-b₃ таким образом, чтобы 4×1 (=mb) битов кода b₀-b₃, считываемого из запоминающего устройства 31, были выделены, например, 4×1 (=mb) символьных битов y₀-у₃ 1 (=b) символа, как показано на фиг. 54.

Таким образом, модуль 32 взаимного обмена выполняет взаимный обмен таким образом, что биты кода выделяют для символьных битов следующим образом:

бит кода b₀ для символьного бита y₁,

бит кода b₁ для символьного бита у₃,

бит кода b₂ для символьного бита y₀ и

бит кода b₃ для символьного бита у₂.

На фиг. 55 представлена иллюстрация третьего примера обработки взаимного обмена, в соответствии со способом взаимного обмена для Sx, когда способ модуляции представляет собой 16PSK, и множитель b равен 1, при передаче данных, используя код 16k для Sx при r=7/15 или 8/15.

В этом случае, как описано со ссылкой на фиг. 53, (16200/(4×1))×(4×1) битов кода, записанные в запоминающем устройстве 31 в направлении столбца × направление ряда, считывают в модулях 4×1 (=mb) битов в направлении ряда в демультиплексоре 25 и подают в модуль 32 взаимного обмена (фиг. 22 и 23).

Модуль 32 взаимного обмена выполняет взаимный обмен 4×1 (=mb) битов кода b₀-b₃ таким образом, чтобы 4×1 (=mb) битов кода b₀-b₃, считываемого из запоминающего устройства 31, были выделены, например, 4×1 (=mb) символьных битов y₀-у₃ 1 (=b) символа, как показано на фиг. 55.

Таким образом, модуль 32 взаимного обмена выполняет взаимный обмен таким образом, что биты кода выделяют для символьных битов следующим образом:

бит кода b₀ для символьного бита у₂,

бит кода b₁ для символьного бита у₁,

бит кода b₂ для символьного бита y₀ и

бит кода b₃ для символьного бита у₃.

На фиг. 56 представлена иллюстрация четвертого примера обработки взаимного обмена, в соответствии со способом взаимного обмена для Sx, когда способ модуляции представляет собой 16PSK, и множитель Ь равен 1, при передаче данных, используя код 16k для Sx при r=7/15 или 8/15.

В этом случае, как описано со ссылкой на фиг. 53, (16200/(4×1))×(4×1) битов кода, записанные в запоминающем устройстве 31 в направлении столбца × направление ряда, считывают в модулях 4×1 (=mb) битов в направлении ряда в демультиплексоре 25 и подают в модуль 32 взаимного обмена (фиг. 22 и 23).

Модуль 32 взаимного обмена выполняет взаимный обмен 4×1 (=mb) битов кода b₀-b₃ таким образом, чтобы 4×1 (=mb) битов кода b₀-b₃, считываемого из запоминающего устройства 31, были выделены, например, 4×1 (=mb) символьных битов y₀-у₃ 1 (=b) символа, как показано на фиг. 56.

Таким образом, модуль 32 взаимного обмена выполняет взаимный обмен таким образом, что биты кода выделяют для символьных битов следующим образом:

бит кода b₀ для символьного бита у₃,

бит кода b₁ для символьного бита у₁,

бит кода b₂ для символьного бита y₀ и

бит кода b₃ для символьного бита у₂.

На фиг. 57 представлена иллюстрация пятого примера обработки взаимного обмена, в соответствии со способом взаимного обмена для Sx, когда способ модуляции представляет собой 16PSK, и множитель b равен 1, при передаче данных, используя код 16k для Sx при r=7/15 или 8/15.

В этом случае, как описано со ссылкой на фиг. 53, (16200/(4×1))×(4×1) битов кода, записанные в запоминающем устройстве 31 в направлении столбца × направление ряда, считывают в модулях 4×1 (=mb) битов в направлении ряда в демультиплексоре 25 и подают в модуль 32 взаимного обмена (фиг. 22 и 23).

Модуль 32 взаимного обмена выполняет взаимный обмен 4×1 (=mb) битов кода b₀-b₃ таким образом, чтобы 4×1 (=mb) битов кода b₀-b₃, считываемого из запоминающего устройства 31, были выделены, например, 4×1 (=mb) символьных битов y₀-у₃ 1 (=b) символа, как показано на фиг. 57.

Таким образом, модуль 32 взаимного обмена выполняет взаимный обмен таким образом, что биты кода выделяют для символьных битов следующим образом:

бит кода b₀ для символьного бита у₁,

бит кода b₁ для символьного бита у₂,

бит кода b₂ для символьного бита у₃ и

бит кода b₃ для символьного бита y₀.

На фиг. 58 представлена иллюстрация шестого примера обработки взаимного обмена, в соответствии со способом взаимного обмена для Sx, когда способ модуляции представляет собой 16PSK, и множитель b равен 1, при передаче данных, используя код 16k для Sx при r=7/15 или 8/15.

В этом случае, как описано со ссылкой на фиг. 53, (16200/(4×1))×(4×1) битов кода, записанные в запоминающем устройстве 31 в направлении столбца × направление ряда, считывают в модулях 4×1 (=mb) битов в направлении ряда в демультиплексоре 25 и подают в модуль 32 взаимного обмена (фиг. 22 и 23).

Модуль 32 взаимного обмена выполняет взаимный обмен 4×1 (=mb) битов кода b₀-b₃ таким образом, чтобы 4×1 (=mb) битов кода b₀-b₃, считываемого из запоминающего устройства 31, были выделены, например, 4×1 (=mb) символьных битов y₀-у₃ 1 (=b) символа, как показано на фиг. 58.

Таким образом, модуль 32 взаимного обмена выполняет взаимный обмен таким образом, что биты кода выделяют для символьных битов следующим образом:

бит кода b₀ для символьного бита y₁,

бит кода b₁ для символьного бита у₃,

бит кода b₂ для символьного бита у₂ и

бит кода b₃ для символьного бита y₀.

На фиг. 59 представлена иллюстрация седьмого примера обработки взаимного обмена, в соответствии со способом взаимного обмена для Sx, когда способ модуляции представляет собой 16PSK, и множитель b равен 1, при передаче данных, используя код 16k для Sx при r=7/15 или 8/15.

В этом случае, как описано со ссылкой на фиг. 53, (16200/(4×1))×(4×1) битов кода, записанных в запоминающем устройстве 31 в направлении столбца × направление ряда, считывают в модулях 4×1 (=mb) битов в направлении ряда в демультиплексоре 25 и подают в модуль 32 взаимного обмена (фиг. 22 и 23).

Модуль 32 взаимного обмена выполняет взаимный обмен 4×1 (=mb) битов кода b₀-b₃ таким образом, чтобы 4×1 (=mb) битов кода b₀-b₃, считываемого из запоминающего устройства 31, были выделены, например, 4×1 (=mb) символьных битов y₀-y₃ 1 (=b) символа, как показано на фиг. 59.

Таким образом, модуль 32 взаимного обмена выполняет взаимный обмен таким образом, что биты кода выделяют для символьных битов следующим образом:

бит кода b₀ для символьного бита у₂,

бит кода b₁ для символьного бита y₁,

бит кода b₂ для символьного бита у₃ и

бит кода b₃ для символьного бита y₀.

На фиг. 60 представлена иллюстрация восьмого примера обработки взаимного обмена, в соответствии со способом взаимного обмена для Sx, когда способ модуляции представляет собой 16PSK, и множитель b равен 1, при передаче данных, используя код 16k для Sx при r=7/15 или 8/15.

В этом случае, как описано со ссылкой на фиг. 53, (16200/(4×1))×(4×1) битов кода, записанные в запоминающем устройстве 31 в направлении столбца × направление ряда, считывают в модулях 4×1 (=mb) битов в направлении ряда в демультиплексоре 25 и подают в модуль 32 взаимного обмена (фиг. 22 и 23).

Модуль 32 взаимного обмена выполняет взаимный обмен 4×1 (=mb) битов кода b₀-b₃ таким образом, чтобы 4×1 (=mb) битов кода b₀-b₃, считываемого из запоминающего устройства 31, были выделены, например, 4×1 (=mb) символьных битов y₀-у₃ 1 (=b) символа, как показано на фиг. 60.

Таким образом, модуль 32 взаимного обмена выполняет взаимный обмен таким образом, что биты кода выделяют для символьных битов следующим образом:

бит кода b₀ для символьного бита у₃,

бит кода b₁ для символьного бита у₁,

бит кода b₃ для символьного бита у₃ и

бит кода b₃ для символьного бита y₀.

На фиг. 61 показана иллюстрация результата моделирования для моделирования с измерением BER/FER, используя третий пример способа взаимного обмена для Sx на фиг. 55, как способ взаимного обмена, и с использованием 16APSK в качестве способа модуляции и кода 16 k для Sx для скорости кодирования r=7/15.

На фиг. 62 показана иллюстрация результата моделирования для моделирования с измерением BER/FER, используя третий пример способа взаимного обмена для Sx по фиг. 55, в качестве способа взаимного обмена с использованием 16APSK в качестве способа модуляции и кода 16 k для скорости кодирования Sx r=8/15.

На фиг. 61 и фиг. 62 на горизонтальной оси представлено E_s/N₀, и на вертикальной оси показано BER/FER. Здесь сплошная линия представляет BER, и пунктирная линия представляет FER.

На фиг. 61 и 62 можно видеть, что хорошее отношение BER/FER получают для каждого кода 16k для Sx и скорости кодирования r=7/15 и 8/15, и, таким образом, обеспечивается хорошее качество передачи данных при передаче данных, используя код 16k для Sx.

Во время моделирования измеряют BER/FER, которое является, по существу, таким же, как и в случае, когда применяется первый пример способа взаимного обмена для Sx по фиг. 53, второй пример способа взаимного обмена для Sx на фиг. 54, четвертый пример способа взаимного обмена для Sx на фиг. 56 или восьмой пример способа взаимного обмена для Sx на фиг. 55, даже когда применяется третий пример способа взаимного обмена для Sx на фиг. 55.

Здесь, при моделировании, в котором используется 16APSK в качестве способа модуляции, выполняя его 50 раз, как количество раз С декодирования с повторением, во время декодирования кода 16k для Sx, и предполагая, что канал NL (нелинейный) канал представляет собой часть 13 передачи данных (фиг. 7), как и в случае моделирования (фиг. 50 и 51), при котором используется 8PSK в качестве способа модуляции, BER/FER измеряют для различных структур выделения битов, в которых 4 бита битов кода выделяют для 4 битов символьных битов.

Структура выделения бита, при которой получают хорошее отношение BER/FER, принята, как способ взаимного обмена для Sx.

В соответствии с этим, способ взаимного обмена для Sx на фиг. 53-60, можно сказать, является оптимальным способом взаимного обмена, когда выполняют передачу данных при 16APSK, используя код 16k для Sx через канал NL.

Во время моделирования, в котором применяют 16APSK в качестве способа модуляции, принята совокупность, в которой отношение γ радиуса, является оптимизированным, в качестве совокупности 16APSK в отношении совокупности (фиг. 20), принятой, используя 16APSK или DVB-S.2.

Таким образом, при моделировании, в котором применяется 16APSK, в качестве способа модуляции, принята совокупность, в которой 4 точки сигнала на окружности круга (внутренний круг), имеющей радиус R₁, в которой начало координат плоскости IQ представляет собой центр, и 12 точек сигнала размещены на окружности круга (внешнего круга), имеющего радиус R₂ (>R₁), то есть, в сумме 16 точек сигнала, в качестве совокупности, представленной на фиг. 20.

При моделировании, в котором используется 16APSK в качестве способа модуляции, значение, для которого FER является минимальным, принято, как отношение радиусов γ=R₂/R₁ при передаче данных, выполняемой через канал NL.

В частности, для кода 16k для Sx со скоростью кодирования r=7/15, значение 5,25 принято, как отношение γ радиуса при моделировании, в котором 16APSK принято, как способ модуляции. Для кода 16 k для Sx со скоростью кодирования r=7/15, значение 4,85 принято, как отношение γ радиуса при моделировании, в котором 16APSK принято, как способ модуляции.

В способе взаимного обмена для Sx на фиг. 53-60, хорошее качество передачи данных может быть обеспечено не только во время использования с каналом NL, но также и во время использования, например, с линейным каналом или каналом AWGN, в котором AWGN добавляют скорее к линейному каналу, чем к каналу NL.

При моделировании, в котором BER/FER измеряют на фиг. 61 и 62 (также при моделировании, в котором измеряют BER/FER на фиг. 50 и 51, как описано выше), значение 10% принято, как степень сглаживания. Степень сглаживания представляет собой параметр, относящийся к модулю 214 фильтра Найквиста и модулю 223 сглаживающего фильтра для модели системы передачи, показанной на фиг. 52.

Отображение

На фиг. 63 и 64 представлены иллюстрации примеров точек сигнала для 16APSK и отношение γ радиуса, когда 16APSK применяют, как способ модуляции при передаче данных, используя код 16k для Sx.

На фиг. 63 и 64 16 точек сигнала для 16APSK размещены на круге внешней окружности, имеющем радиус R₁, и на круге внешней окружности, имеющем радиус R₂, больший, чем R₁.

В частности, 4 точки сигнала размещены под одним углом на круге внутренней окружности, имеющем радиус R₁, и 12 точек сигнала расположены под одним углом на круге внешней окружности, имеющем радиус R₂.

В совокупности 16APSK (16 точек сигнала), отношение радиуса (значение, обозначающее коэффициент, представляющий во сколько раз радиус R₂ круга внешней окружности больше, чем радиус R₁ круга внутренней окружности) γ=R₂/R₁, что представляет собой отношение радиуса R₂ круга внешней окружности к радиусу R₁ круга внутренней окружности, определяют, как оптимальное значение для каждой скорости r кодирования кода 16k для Sx цели, отображенной на точки сигнала.

В качестве оптимального отношения γ радиуса, значение (отношение радиуса), которое лучше, чем заданное значение оценки, получают в результате первого и второго моделирования.

На фиг. 63 иллюстрируется отношение γ радиусов, получаемое в результате первого моделирования, и на фиг. 64 иллюстрируется отношение γ радиусов, получаемое в результате второго моделирования.

При первом моделировании, как представлено на фиг. 63, γ=5,25, получают, как оптимальное отношение радиуса в отношении кода 16k для Sx при r=7/15, и γ=4,85 получают, как оптимальное отношение радиуса в отношении кода 16k для Sx и при r=8/15.

При втором моделировании, как представлено на фиг. 64, γ=3,32, получают как оптимальное отношение радиуса в отношении кода 16k для Sx при r=7/15, и γ=3,50 получают как оптимальное отношение радиуса в отношении кода 16k для Sx при r=8/15.

Здесь, при первом моделировании, предполагается, что канал NL предполагается использовать, как путь 13 передачи данных (фиг. 7), FER устанавливают, как значение в диапазоне от 10 до 10, устанавливают значение SNR (отношение сигнал/шум) сигнала передачи, и отношение радиусов, при котором FER является минимальным, находится в сигнале передачи для SNR значения, полученного, как оптимальное отношение γ радиусов.

В соответствии с этим, отношение γ радиусов, полученное при первом моделировании, можно сказать, является оптимальным отношением радиусов, когда выполняют передачу данных через канал NL.

При втором моделировании, с другой стороны, канал AWGN предполагается, как путь 13 передачи данных, отношение радиусов, при котором пропускная способность ICM (пропускная способность при модуляции, кодированной с перемежением битов), которая представляет собой верхнюю границу (пропускную способность канала) для пропускной способности при передаче данных, определенную путем размещения точек сигналов на совокупности и для SNR сигнала передачи, является максимальной, получают, как оптимальное отношение γ радиусов.

В соответствии с этим, отношение γ радиусов, полученное в результате второго моделирования, можно сказать, представляет собой оптимальное отношение радиусов, когда выполняют передачу данных через канал AWGN.

Для кода 16k, для Sx при r=7/15, BER/FER, где 16APSK принято в качестве способа модуляции, и отношение γ радиусов = 5,25, оптимальное для канала NL, принято, как было описано выше со ссылкой на фиг. 61.

Для кода 16 k для Sx при r=8/15, принято BER/FER, когда 16APSK принята как способ модуляции, и отношение радиуса γ=4,85 оптимальное для канала NL, было описан выше со ссылкой на фиг. 62.

Таким образом, благодаря установке отношения γ=5,25 радиусов для кода 16 k, для Sx при r=7/15, как представлено на фиг. 61, может быть получено хорошее отношение BER/FER, и, таким образом, может быть обеспечено хорошее качество передачи данных.

Аналогично, в результате установки отношения радиуса γ=4,85 для кода 16k для Sx при r=8/15, как представлено на фиг. 62, может быть получено хорошее BER/FER, и таким образом, может быть обеспечено хорошее качество обмена данными.

В совокупности 16APSK отношения γ радиусов, полученного в результате первого моделирования, хорошее качество передачи данных может быть обеспечено не только во время использования с каналом NL, но также и во время использования с каналом AWGN или других каналов с учетом, что BER/FER является хорошим.

В совокупности 16APSK для отношения γ радиуса, полученного в результате второго моделирования, хорошее качество передачи данных может быть обеспечено независимо от канала с учетом, что пропускная способность BICM будет хорошей.

Пример конфигурации приемного устройства 12

На фиг. 65 показана блок-схема, иллюстрирующая пример конфигурации приемного устройства 12 на фиг. 7.

Модуль 151 операций OFDM принимает сигнал OFDM из устройства 11 передачи (фиг. 7) и выполняет обработку сигналов для сигнала OFDM. Данные, которые были получены в результате выполнения обработки сигналов модулем 151 операции OFDM, подают в модуль 152 администрирования фреймом.

Модуль 152 администрирования фреймом выполняет обработку (интерпретация фрейма) для фрейма, сконфигурированного из данных, переданных из модуля 151 операций OFDM, и подает сигнал целевых данных, полученных в результате, и сигнал, обеспечивающий передачу сигналов, в обратные перемежители 161 и 153 по частоте.

Обратный перемежитель 153 по частоте выполняет обратное перемежение частоты в его модуле символа, в отношении данных, передаваемых из модуля 152 администрирования фреймом, и подает символ в обратный преобразователь 154.

Обратный преобразователь 154 выполняет квадратурную демодуляцию путем выполнения обратного отображения (выполняя декодирование компоновки точки сигнала) для данных (данных на совокупности) из обратного перемежителя 153 по частоте на основе компоновки (совокупности) точек сигнала, определенной при квадратурной модуляции, выполняемой на стороне устройства 11 передачи, и подает полученные в результате данные (код LDPC (вероятность кода LDPC)) в декодер 155 LDPC.

Декодер 155 LDPC выполняет декодирование LDPC кода LDPC, подаваемого из обратного преобразователя 154, и подает целевые данные LDPC (в данном случае, код ВСН) полученный в результате, в декодер 156 ВСН.

Декодер 156 ВСН выполняет декодирование ВСН целевых данных LDPC, подаваемых из декодера 155 LDPC, и выводит данные управления (сигналы), полученные в результате.

В то же время, обратный перемежитель 161 по частоте выполняет обратное перемежение частоты в модуле символа, в отношении данных, подаваемых из модуля 152 администрирования фреймов, и подает этот символ в декодер 162 SISO/MISO.

Декодер 162 SISO/MISO выполняет пространственно-временное декодирование данных, переданных из обратного перемежителя 161 по частоте, и подает эти данные в обратный перемежитель 163 по времени.

Обратный перемежитель 163 по времени выполняет обратное перемежение по времени в модуле символа, в отношении данных, переданных из декодера 162 SISO/MISO, и подает эти данные в обратный преобразователь 164.

Обратный преобразователь 164 выполняет квадратурную демодуляцию, используя обратное отображение (выполняя декодирование компоновки точек сигнала) для данных (данных совокупности) из обратного перемежителя 163 по времени на основе компоновки (совокупности) точек сигнала, определенных при квадратурной модуляции, выполняемой на стороне устройства 11 передачи, и подает полученные в результате данные в обратный перемежитель 165 битов.

Обратный перемежитель 165 битов выполняет обратное перемежение битов для данных из обратного преобразователя 164, и подает код LDPC (вероятность LDPC), который представляет собой данные после обратного перемежения битов в декодер 166 LDPC.

Декодер 166 LDPC выполняет декодирование LDPC для кода LDPC, передаваемого из обратного перемежителя 165 битов, и подает целевые данные LDPC (в данном случае, код ВСН), полученные в результате, в декодер 167 ВСН.

Декодер 167 ВСН выполняет декодирование ВСН целевых данных цели LDPC, переданных из декодера 155 LDPC, и подает полученные в результате данные в дескремблер 168 ВВ.

Дескремблер 168 ВВ выполняет дескремблирование ВВ в отношении данных, переданных из декодера 167 ВСН, и подает полученные в результате данные в модуль 169 удаления нуля.

Модуль 169 удаления нуля удаляет ноль, вставленный заполнителем 112 по фиг. 8, из данных, переданных из дескремблера 168 ВВ, и подает эти данные в демультиплексор 170.

Демультиплексор 170 индивидуально разделяет один или больше потоков (целевые данные), мультиплексированных с использованием данных, переданных из модуля 169 удаления нуля, выполняет необходимую обработку для вывода потоков, в качестве выходных потоков.

Здесь приемное устройство 12 может быть выполнено без включения части блоков, представленных на фиг. 65. Таким образом, например, в случае, когда устройство 11 передачи (фиг. 8) сконфигурировано так, что оно не включает в себя перемежитель 118 по времени, кодер 119 SISO/MISO, перемежитель 120 по частоте и перемежитель 124 по частоте, приемное устройство 12 может быть сконфигурировано без включения в себя обратного перемежителя 163 по времени, декодера 162 SISO/MISO, обратного перемежителя 161 по частоте и обратного перемежителя 153 по частоте, которые представляют собой блоки, соответственно, соответствующие перемежителю 118 по времени, кодеру 119 SISO/MISO, перемежителю 120 по частоте и перемежителю 124 по частоте устройства 11 передачи.

На фиг. 66 показана блок-схема, иллюстрирующая пример конфигурации обратного перемежителя 165 битов по фиг. 65.

Обратный перемежитель 165 битов включает в себя мультиплексор (MUX) 54 и обратный перемежитель 55 со скручиванием столбцов и выполняет обратное перемежение (битов) для символьных битов в символе, то есть, данных, переданных из обратного преобразователя 164 (фиг. 65).

Таким образом, мультиплексор 54 выполняет обратную обработку взаимного обмена (обратную обработку для обработки взаимного обмена), соответствующую обработке взаимного обмена, выполняемой демультиплексором 25 на фиг. 9, то есть, обратную обработку взаимного обмена для положения возврата битов кода (вероятности битов кода) для кодов LDPC, обмен которыми был выполнен при обработке взаимного обмена в исходные положения, в отношении символьных битов для символа, переданного из обратного преобразователя 164, и подает код LDPC, полученный в результате, в обратный перемежитель 55 со скручиванием столбцов.

Обратный перемежитель 55 со скручиванием столбцов выполняет обратное перемежение со скручиванием столбцов (обратную обработку для перемежения со скручиванием столбцов), соответствующее перемежению со скручиванием столбцов, в качестве обработки изменения компоновки, выполняемой перемежителем 24 со скручиванием столбцов по фиг. 9, то есть в перемежителе со скручиванием столбцов, в качестве обратной обработки повторного изменения путем возврата битов кода для кодов LDPC, компоновка которых была изменена в результате перемежения со скручиванием столбцов, в качестве обработки изменения компоновки в исходную компоновку, в отношении кода LDPC, переданного из мультиплексора 54.

В частности, обратный перемежитель 55 со скручиванием столбцов записывает биты кода для кода LDPC в запоминающее устройство для обратного перемежения, имеющее такую же конфигурацию, как и у запоминающего устройства 31, представленного на фиг. 28, считывает биты кода и выполняет обратное перемежение со скручиванием столбцов.

Однако в обратном перемежителе 55 со скручиванием столбцов, запись битов кода выполняют в направлении ряда в запоминающем устройстве для обратного перемежения, используя считанные адреса, когда биты кода считывают из запоминающего устройства 31, как адреса записи. Кроме того, считывание битов кода выполняется в направлении столбца запоминающего устройства для обратного перемежения, используя адреса записи, когда биты кода записывают в запоминающее устройство 31, как считанные адреса.

Код LDPC, который получают в результате обратного перемежения со скручиванием столбцов, подают из обратного перемежителя 55 со скручиванием столбцов в декодер 166 LDPC.

Здесь, в случае, когда перемежение четности, перемежение со скручиванием столбцов и обработку взаимного обмена выполняют по коду LDPC, переданному из обратного преобразователя 164 в обратный перемежитель 165 битов, все обратное перемежение четности (обработка, противоположная перемежению четности, то есть, обратное перемежение четности, которое возвращает биты кода для кода LDPC, в котором компоновка была изменена с помощью перемежения четности на исходную компоновку), соответствующее перемежению четности, обработку обратного взаимного обмена, соответствующую обработке взаимного обмена, и обратное перемежение со скручиванием столбцов, соответствующее перемежению со скручиванием столбцов, может быть выполнено в обратном перемежителе 165 битов.

Однако обратный перемежитель 165 битов на фиг. 66 включает в себя мультиплексор 54, который выполняет обработку обратного взаимного обмена, соответствующую обработке взаимного обмена и обратного перемежителя 55 со скручиванием столбцов, который выполняет обратное перемежение со скручиванием столбцов, соответствующее перемежению со скручиванием столбцов, но не включает в себя блок, который выполняет обратное перемежение четности, соответствующее перемежению четности, и обратное перемежение четности не выполняется.

Поэтому, код LDPC, для которого выполняется обратная обработка для взаимного обмена и обратное перемежение со скручиванием столбцов, и не выполняется обратное перемежение четности, поступает из (обратного перемежителя 55 со скручиванием столбцов) обратного перемежителя 165 битов в декодер 166 LDPC.

Декодер 166 LDPC выполняет декодирование LDPC для кода LDPC, подаваемого из обратного перемежителя 165 битов, используя преобразованную матрицу проверки на четность, полученную в результате выполнения, по меньшей мере, замены столбцов, соответствующей перемежению четности в отношении матрицы H проверки на четность, используемой кодером 115 LDPC по фиг. 8, для выполнения кодирования LDPC, и выводит данные, полученные в результате, в результат декодирования целевых данных LDPC.

На фиг. 67 показана блок-схема последовательности операций, иллюстрирующая обработку, которая выполняется обратным преобразователем 164, обратным перемежителем 165 битов и декодером 166 LDPC по фиг. 66.

На этапе S111, обратный преобразователь 164 выполняет обратное отображение данных (данных на совокупность, отображенную на точку сигнала), переданных из обратного перемежителя 163 по времени, выполняет ортогональную модуляцию и подает символ в обратный перемежитель 165 битов, и обработка переходит на этап S112.

На этапе S112, обратный перемежитель 165 битов выполняет обратное перемежение (обратное перемежение битов) для данных, подаваемых из обратного преобразователя 164, и обработка переходит на этап S113.

Таким образом, на этапе S112, в обратном перемежителе 165 битов, мультиплексор 54 выполняет обработку обратного взаимного обмена в отношении данных (соответствующих символьным битам для символа), подаваемых из обратного преобразователя 164, и подает биты кода для кода LDPC, полученные в результате, в обратный перемежитель 55 со скручиванием столбцов.

Обратный перемежитель 55 со скручиванием столбцов выполняет обратное перемежение со скручиванием столбцов в отношении кода LDPC, подаваемого из мультиплексора 54, и подает код LDPC (вероятность кода LDPC), полученный в результате, в декодер 166 LDPC.

На этапе S113, декодер 166 LDPC выполняет декодирование LDPC для кода LDPC, подаваемого из обратного перемежителя 55 со скручиванием столбцов, используя преобразованную матрицу проверки на четность, полученную в результате выполнения, по меньшей мере, замены столбцов, соответствующей перемежению четности, в отношении матрицы H проверки на четность, используемой кодером 115 LDPC на фиг. 8, для выполнения кодирования LDPC, и выводит полученные в результате данные, как результат декодирования целевых данных цели, в декодер 167 ВСН.

На фиг. 66, для удобства пояснения, мультиплексор 54, который выполняет обработку обратного взаимного обмена, и обратный перемежитель 55 со скручиванием столбцов, который выполняет обратное перемежение со скручиванием столбцов, индивидуально конфигурируют, аналогично случаю, показанному на фиг. 9. Однако, мультиплексор 54 и обратный перемежитель 55 со скручиванием столбцов могут быть сформированы интегрально.

В перемежителе 116 битов на фиг. 9, когда не выполняют перемежение со скручиванием столбцов, не обязательно предусматривать обратный перемежитель 55 со скручиванием столбцов в обратном перемежителе 165 битов по фиг. 66.

Далее будет дополнительно описано декодирование LDPC, которое выполняется декодером 166 LDPC на фиг. 65.

В декодере 166 LDPC на фиг. 65, как описано выше, выполняется декодирование LDPC для кода LDPC из обратного перемежителя 55 со скручиванием столбцов, в котором выполняется обработка обратного взаимного обмена и обратного перемежения со скручиванием столбцов, и обработка обратного перемежения четности не выполняется, используя преобразованную матрицу проверки на четность, полученную в результате выполнения, по меньшей мере, замены столбцов, соответствующей перемежению четности в отношении матрицы H проверки на четность, используемой кодером 115 LDPC по фиг. 8, для выполнения кодирования LDPC.

В этом случае ранее предусматривалось (например, см. JP 4224777 В) декодирование LDPC, которое может сдерживать рабочую частоту в достаточно реализуемом диапазоне, при сдерживании размеров схемы, в результате выполнения декодирования LDPC, используя преобразованную матрицу проверки на четность.

Поэтому, вначале, со ссылкой на фиг. 68-71, будет описано рассматривавшееся ранее декодирование LDPC с использованием преобразованной матрицы проверки на четность.

На фиг. 68 иллюстрируется пример матрицы Н проверки на четность кода LDPC, в котором длина N кода равна 90, и скорость кодирования составляет 2/3.

На фиг. 68 (так же, как и на фиг. 69 и фиг. 70, которые будут описаны ниже), 0 представлен точкой (.).

В матрице Н проверки на четность по фиг. 68, матрица четности становится ступенчатой структурой.

На фиг. 69 иллюстрируется матрица Н' проверки на четность, которую получают в результате выполнения замены ряда по уравнению (11) и замены столбца в соответствии с уравнением (12) в отношении матрицы Н проверки на четность на фиг. 68.

Замена ряда:

Замена столбца:

В уравнениях (11) и (12), s, t, х и у представляют собой целые числа в диапазонах 0≤s<5, 0≤t<6, 0≤x<5 и 0≤t<6, соответственно.

В соответствии с заменой ряда в уравнении (11), замену выполняют таким образом, что 1-ый, 7-ой, 13-ый, 19-ый и 25-ый ряды, имеющие остаток 1 при их делении на 6, заменяют 1-ым, 2-ым, 3-ьим, 4-ым и 5-ым рядами, и 2-ой, 8-ой, 14-ый, 20-ый и 26-ой ряды, имеющие остаток 2 при их делении на 6, заменяют 6-ым, 7-ым, 8-ым, 9-ым и 10-ым рядами, соответственно.

В соответствии с заменой столбца в уравнении (12), замену выполняют таким образом, что 61-ый, 67-ой, 73-ий, 79-ый и 85-ый столбцы, имеющие остаток 1 при их делении на 6, заменяют 61-ым, 62-ым, 63-ьим, 64-ым и 65-ым столбцами, соответственно, и 62-ый, 68-ой, 74-ый, 80-ый и 86-ой столбцы, имеющие остаток 2, при их делении на 6, заменяют 66-ым, 67-ым, 68-ым, 69-ым и 70-ым столбцами, соответственно, в отношении 61-ого и следующих столбцов (матрица четности).

Таким образом, матрица, которую получают в результате выполнения замены рядов и столбцов в отношении матрицы Н проверки на четность фиг. 68, представляет собой матрицу Н' проверки на четность по фиг. 69.

В этом случае, даже когда выполняется замена ряда матрицы Н проверки на четность, это не влияет на компоновку битов кода для кода LDPC.

Замена столбца в уравнении (12) соответствует перемежению четности для перемежения (K+qx+у+1)-ого бита кода в положение (K+Ру+х+1)-ого бита кода, когда длина К информации равна 60, номер Р столбца модуля циклической структуры равен 5, и делитель q (=М/Р) длины M четности (в данном случае, 30) равен 6.

Поэтому, матрица Н' проверки на четность по фиг. 69 представляет собой преобразованную матрицу проверки на четность, полученную в результате выполнения, по меньшей мере, замены столбца, при которой заменяют K+qx+y+1-ый столбец матрицы H проверки на четность на фиг. 68 (которая может произвольно называться ниже оригинальной матрицей проверки на четность) на K+Py+x+1-ый столбец.

Если матрицу Н' проверки на четность на фиг. 69 умножить на результат, полученный в результате выполнения определенной замены, в соответствии с уравнением (12), в отношении кода LDPC матрицы H проверки на четность на фиг. 68, на выходе будет получен нулевой вектор. Таким образом, если вектор ряда, полученный в результате выполнения замены столбца по уравнению (12) в отношении вектора с ряда, в качестве кода LDPC (одно кодовое слово) оригинальной матрицы H проверки на четность, представлен, как с', НсТ становится нулевым вектором, в соответствии со свойством матрицы проверки на четность. Поэтому, Н'с'Т, естественно, становится нулевым вектором.

Таким образом, преобразованная матрица Н' проверки на четность на фиг. 69 становится матрицей проверки на четность кода с' LDPC, который получают в результате выполнения замены столбца по уравнению (12) в отношении кода с LDPC оригинальной матрицы H проверки на четность.

Поэтому, замена столбца в соответствии с уравнением (12) выполняется в отношении кода LDPC оригинальной матрицы H проверки на четность, код с' LDPC после замены столбца декодируют (декодированный LDPC,) используя преобразованную матрицу Н' проверки на четность на фиг. 69, обратная замена для замены столбца, в соответствии с уравнением (12), выполняется в отношении результата декодирования, и может быть получен тот же результат декодирования, как и в случае, когда декодируют код LDPC оригинальной матрицы H проверки на четность, используя матрицу H проверки на четность.

На фиг. 70 иллюстрируется преобразованная матрица Н' проверки на четность по фиг. 69, которая была разнесена в модулях матриц размером 5×5.

На фиг. 70 преобразованная матрица Н' проверки на четность представлена комбинацией единичной матрицы 5×5 (=p×p), матрицы (ниже, соответственно, называется квазиединичной матрицей), полученной в результате установки одной или больше 1 единичной матрицы в ноль, матрицы (ниже, соответственно, называется матрицей со сдвигом), полученной в результате циклического сдвига единичной матрицы или квазиединичной матрицы, суммы (ниже, соответственно, называется матрицей суммы) двух или больше матриц единичной матрицы, квазиединичной матрицы, и матрицы со сдвигом, и нулевой матрицы размером 5×5.

Преобразованная матрица Н' проверки на четность на фиг. 70 может быть сконфигурирована, используя единичную матрицу размером 5×5, квазиединичную матрицу, матрицу со сдвигом, матрицу суммы и нулевую матрицу. Поэтому, матрицы размером 5×5 (единичная матрица, квазиединичная матрица, матрица со сдвигом, матрица суммы и нулевая матрица), которые составляют преобразованную матрицу Н' проверки на четность, соответственно, называются ниже составными матрицами.

Когда декодируют код LDPC, представленный матрицей проверки на четность, представленной составными матрицами Ρ×Ρ, может использоваться архитектура, в которой одновременно выполняют Ρ операций проверочного узла и операций переменного узла.

На фиг. 71 показана блок-схема, иллюстрирующая пример конфигурации устройства декодирования, которое выполняет декодирование.

Таким образом, на фиг. 71 иллюстрируется пример конфигурации устройства декодирования, которое выполняет декодирование кода LDPC, используя преобразованную матрицу Н' проверки на четность по фиг. 68, полученную в результате выполнения, по меньшей мере, замены столбца для уравнения (12) в отношении оригинальной матрицы Η проверки на четность на фиг. 70.

Устройство декодирования на фиг. 71 включает в себя запоминающее устройство 300 для хранения данных ветви, которая включает в себя 6 FIFO 300₁-300₆, селектор 301, который выбирает FIFO 300₁-300₆, модуль 302 расчета проверочного узла, две схемы 303 и 308 циклического сдвига, запоминающее устройство 304, содержащее данные ветви, которое включает в себя 18 FIFO 304₁-304₁₈, селектор 305, который выбирает FIFO 304₁-304₁₈, запоминающее устройство 306 принимаемых данных, в котором сохраняют принимаемые данные, модуль 307 расчета переменного узла, модуль 309 расчета слова декодирования, модуль 310 изменения компоновки принимаемых данных и модуль 311 изменения компоновки декодированных данных.

Вначале будет описан способ хранения данных запоминающих устройствах 300 и 304 хранения данных ветви.

Запоминающее устройство 300 хранения данных ветви включают в себя 6 FIFO 300₁-300₆, которые соответствуют числу, полученному путем деления номера 30 ряда преобразованной матрицы Н' проверки на четность на фиг. 70 на номер 5 ряда составной матрицы (номер Ρ столбца модуля циклической структуры). FIFO 300_у (у=1, 2, …, и 6) включает в себя множество этапов областей хранения. В области хранения каждого этапа сообщения, соответствующие пяти ветвям, которые должны представлять номер ряда и номер столбца составной матрицы (номер Ρ столбца модуля циклической структуры), могут быть одновременно считаны или записаны. Количество этапов для областей хранения FIFO 300_у становится равным 9 и представляет собой максимальное количество для чисел, равных 1 (вес Хемминга) в направлении ряда преобразованной матрицы проверки на четность на фиг. 70.

В FIFO 300₁, данные (сообщение v_i из переменных узлов), соответствующие положениям 1 в первом - пятом рядах преобразованной матрицы Н' проверки на четность на фиг. 70 сохраняют в форме заполнения каждого ряда в поперечном направлении (форма, в которой 0 игнорируют). Таким образом, если j-ый ряд и i-ый столбец представлены, как (j, i), данные, соответствующие положениям 1 для единичной матрицы размером 5×5, таким как от (1, 1) до (5, 5) преобразованной матрицы Н' проверки на четность сохраняют в области хранения первого этапа FIFO 300₁. В области хранения на втором этапе сохраняют данные, соответствующие положениям 1 матрицы со сдвигом (матрицы со сдвигом, полученной путем циклического сдвига единичной матрицы 5×5 в правую сторону на 3) для от (1, 21) до (5, 25) преобразованной матрицы Н' проверки на четность. Аналогично представленному выше случаю, в областях хранения с третьего по восьмой этапы, данные сохраняют в ассоциации с преобразованной матрицей H' проверки на четность. В области хранения по девятому этапу сохраняют данные, соответствующие положениям 1 матрицы со сдвигом (матрицу со сдвигом, полученную путем замены 1 в первом ряду единичной матрицы 5×5 0, и с циклическим сдвигом единичной матрицы в левую сторону на 1) для от (1, 86) до (5, 90) преобразованной матрицы Н' проверки на четность.

В FIFO 300₂ сохраняют данные, соответствующие положениям 1 в шестом - десятом рядах преобразованной матрицы Н' проверки на четность по фиг. 70. Таким образом, в области хранения по первому этапу FIFO 300₂ сохраняют данные, соответствующие положениям 1 первой матрицы со сдвигом, составляющие матрицу суммы (матрица суммы представляет собой сумму первой матрицы со сдвигом, полученной в результате циклического сдвига единичной матрицы 5×5 в правую сторону на 1, и второй матрицы со сдвигом, полученной в результате циклического сдвига единичной матрицы 5×5 в правую сторону на 2) в пределах от (6, 1) до (10, 5) преобразованной матрицы Н' проверки на четность. Кроме того, в области хранения второго этапа, сохраняют данные, соответствующие положениям 1 второй матрицы со сдвигом, составляющие матрицу суммы в области от (6, 1) до (10, 5) преобразованной матрицы Н' проверки на четность.

Таким образом, в том, что касается составной матрицы, вес которой равен два или больше, когда составная матрица представлена суммой множества частей единичной матрицы размером Ρ×Ρ, вес которой равен 1, квазиединичной матрицы, в которой один или больше элементов 1 в единичной матрице становится равным 0, или матрицы со сдвигом, полученной в результате циклического сдвига единичной матрицы или квазиединичной матрицы, данные (сообщения, соответствующие ветвям, принадлежащим единичной матрице, квазиединичной матрице или матрице со сдвигом), соответствующие положениям 1 в единичной матрице с весом 1, квазиединичной матрице или матрице со сдвигом, сохраняют по тому же адресу (в том же FIFO среди FIFO 300₁-300₆).

Далее, в областях хранения, в соответствии с третьим - девятым этапами, данные сохраняют в ассоциации с преобразованной матрицей Н' проверки на четность, аналогично представленному выше случаю.

В FIFO 300₃-300₆ данные сохраняют в ассоциации с преобразованной матрицей Н' проверки на четность, аналогично описанному выше случаю.

Запоминающее устройство 304, содержащее данные ветви, включает в себя 18 FIFO 304₁-304₁₈, которые соответствуют числу, полученному путем деления числа 90 столбцов преобразованной матрицы Н' проверки на четность на 5, которое представляет собой количество столбцов составной матрицы (число Ρ столбцов модуля циклической структуры). FIFO 304_х (х=1, 2, …, и 18) включает в себя множество этапов областей хранения. В области хранения каждого этапа сообщения, соответствующие пяти ветвям, соответствующие числу рядов и номеру столбца составляющей матрицы (количество Ρ столбцов модуля циклической структуры) могут быть одновременно считаны или записаны.

В FIFO 304₁, данные (сообщение u_j из проверочных узлов), соответствующие положениям 1 в первом - пятом столбцах преобразованной матрицы Н' проверки на четность на фиг. 70 сохраняют в форме заполнения каждого столбца в продольном направлении (форма с 0 игнорируется). Таким образом, если j-ый ряд и i-ый столбец представлены, как (j, i), данные, соответствующие положениям 1 единичной матрицы 5×5, продолжающейся от (1, 1) до (5, 5) преобразованной матрицы Н' проверки на четность, сохраняют в области хранения первого этапа FIFO 304₁. В области хранения второго этапа сохраняют данные, соответствующие положениям 1 первой матрицы со сдвигом, составляющей суммарную матрицу (суммарная матрица представляет собой сумму первой матрицы со сдвигом, полученную в результате циклического сдвига единичной матрицы 5×5 в правую сторону на 1, и второй матрицы со сдвигом, полученную в результате циклического сдвига единичной матрицы 5×5 в правую сторону на 2) в пределах от (6, 1) до (10, 5) преобразованной матрицы Н' проверки на четность. Кроме того, в области хранения третьего этапа, сохраняют данные, соответствующие положениям 1 второй матрицы со сдвигом, составляющей суммарную матрицу, находящуюся в пределах от (6,1) до (10, 5) преобразованной матрицы Н' проверки на четность.

Таким образом, в том, что касается составной матрицы, вес которой равен два или больше, когда составная матрица представлена суммой множества частей единичной матрицы размером Ρ×Ρ, вес которой равен 1, квазиединичной матрицы, в которой один или больше элементов 1 в единичной матрице становятся 0, или матрицы со сдвигом, полученной в результате циклического сдвига единичной матрицы или квазиединичной матрицы, данные (сообщения, соответствующие ветвям, принадлежащим единичной матрице, квазиединичной матрице, или матрице со сдвигом), соответствующие положениям 1 в единичной матрице с весом 1, квазиединичной матрице, или матрице со сдвигом, сохраняют по тому же адресу (тому же FIFO среди FIFO 304₁-304₁₈).

Далее, в областях хранения, в соответствии с четвертым и пятым этапами, данные сохраняют в ассоциации с преобразованной матрицей Н' проверки на четность, аналогично представленному выше случаю. Количество этапов в областях хранения FIFO 304₁ становится равным 5, что представляет собой максимальное количество чисел (вес Хэмминга), равных 1 в направлении ряда, в первом - пятом столбцах преобразованной матрицы H' проверки на четность.

В FIFO 304₂ и 304₃, данные сохраняют в ассоциации с преобразованной матрицей Н' проверки на четность, аналогично описанному выше случаю, и каждая длина (количество этапов) равна 5. В FIFO 304₄-304₁₂ данные сохраняют в ассоциации с преобразованной матрицей H' проверки на четность, аналогично описанному выше случаю, и каждая длина равна 3. В FIFO 304₁₃-304₁₈ данные сохраняют в ассоциации с преобразованной матрицей Н' проверки на четность, аналогично представленному выше случаю, и каждая длина равна 2.

Далее будет описана операция устройства декодирования по фиг. 71.

Запоминающее устройство 300, содержащее данные ветви, включает в себя 6 FIFO 300₁-300₆. В соответствии с информацией (данными матрицы) D312, какому ряду преобразованной матрицы Н' проверки на четность на фиг. 70 принадлежат пять сообщений D311, переданных из контура 308 циклического сдвига предыдущего этапа, данные, содержащие FIFO, выбирают из FIFO 300₁-300₆, и пять сообщений D311 совместно последовательно сохраняют в выбранном FIFO. Когда данные считывают, запоминающее устройство 300, содержащее данные ветви, последовательно считывает пять сообщений D300₁ из FIFO 300₁ и подает эти сообщения в селектор 301 на следующем этапе. После того, как считывание сообщений из FIFO 300₁ заканчивается, запоминающее устройство 300, содержащее данные ветви, считывает сообщения последовательно из FIFO 300₂-300₆ и подает эти сообщения в селектор 301.

Селектор 301 выбирает пять сообщений из FIFO, из которого данные в данный момент считывают, среди FIFO 300₁-300₆, в соответствии с выбранным сигналом D301, и подает выбранные сообщения, как сообщения D302, в модуль 302 расчета проверочного узла.

Модуль 302 расчета проверочного узла включает в себя пять калькуляторов 302₁-302₅ проверочного узла. Модуль 302 расчета проверочного узла выполняет операцию проверочного узла, в соответствии с уравнением (7), используя сообщения D302 (D302₁-D302₅) (сообщение v_i по уравнению 7), подаваемые через селектор 301, и подает пять сообщений D303 (D303₁-D303₅) (сообщение u_j по уравнению (7)), полученные в результате операции проверочного узла в отношении контура 303 циклического сдвига.

Контур 303 циклического сдвига последовательно выполняет сдвиг пяти сообщений D303₁-D303₅, рассчитанных модулем 302 расчета проверочного узла, на основе информации (данных матрицы) D305 в отношении того, какое количество единичных матриц (или квазиединичных матриц), становящимися исходными в преобразованной матрице Н' проверки на четность, циклически сдвигают для получения соответствующих ветвей, и подает результат, как сообщения D304, в запоминающее устройство 304 хранения данных ветви.

Запоминающее устройство 304 хранения данных ветви включают в себя восемнадцать FIFO 304₁-304₁₈. В соответствии с информацией, D305, относящейся к тому, какому ряду преобразованной матрицы Н' проверки на четность принадлежат пять сообщений D304, переданных из контура 303 циклического сдвига предыдущего этапа, FIFO, в котором содержатся данные, выбирают из FIFO 304₁-304₁₈, и пять сообщений D304, совместно последовательно сохраняют в выбранном FIFO. Когда данные считывают, запоминающее устройство 304 хранения данных ветви, последовательно считывает эти пять сообщений от D304₁ из FIFO 304₁, и подает эти сообщения в селектор 305 на следующем этапе. После того, как считывание сообщений из FIFO 304₁ заканчивается, запоминающее устройство 304 хранения данных ветви, считывает сообщения последовательно из FIFO 304₂-304₁₈ и подает эти сообщения в селектор 305.

Селектор 305 выбирает пять сообщений из FIFO, из которых данные в настоящее время считывают среди FIFO 304₁-304₁₈, в соответствии с сигналом D307 выбора, и подает выбранные сообщения, как сообщения D308 в модуль 307 расчета переменного узла и модуль 309 расчета слова декодирования.

В то же время модуль 310 изменения компоновки данных приема изменяет компоновку кода D313 LDPC, который соответствует матрице H проверки на четность на фиг. 68, принятого через канал 13 передачи данных, в результате выполнения замены столбца в уравнении (12) и подает этот код LDPC, как данные D314 приема, в запоминающее устройство 306 данных приема. Запоминающее устройство 306 данных приема рассчитывает LLR приема (логарифм отношения вероятности) из данных D314 приема, подаваемых из модуля 310 изменения компоновки данных приема, сохраняет LLR приема, собирает пять LLR приема, и подает LLR приема, как значение D309 приема, в модуль 307 расчета переменного узла и в модуль 309 расчета слова декодирования.

Модуль 307 расчета переменного узла включает в себя пять калькуляторов 307₁-307₅ переменного узла. Модуль 307 расчета переменного узла выполняет операцию переменного узла в соответствии с уравнением (1), используя сообщения D308 (D308₁-D308₅) (сообщение u_i по уравнению (1)), подаваемое через селектор 305, и пять значений D309 приема (значение u_0i приема по уравнению (1)), подаваемое из модуля 306 данных приема, и подает сообщения D310 (D310₁-D310₅) (сообщение v_i по уравнению (1)), полученные, как результат операции, в схему 308 циклического сдвига.

Схема 308 циклического сдвига выполняет циклический сдвиг сообщений D310₁-D310₅, рассчитанных модулем 307 расчета переменного узла, на основе информации о том, какое количество единичных матриц (или квазиединичных матриц), становящимися исходными в преобразованной матрице Н' проверки на четность, циклически сдвигают для получения соответствующих ветвей, и результат подают, как сообщения D311 в запоминающее устройство 300, содержащее данные ветви,.

В результате циркуляции описанной выше операции в одном цикле, декодирование (операция переменного узла и операция проверочного узла) кода LDPC может быть выполнено за один раз. После декодирования кода LDPC заданное количество раз устройство декодирования фиг. 71 рассчитывает финальный результат декодирования и выводит финальный результат декодирования в модуль 309 расчета слова декодирования и в модуль 311 изменения компоновки декодированных данных.

Таким образом, модуль 309 расчета слова декодирования включает в себя пять калькуляторов 309₁-309₅ слова декодирования. Модуль 309 расчета слова декодирования рассчитывает результат декодирования (слово декодирования) на основе уравнения (5) в качестве финального этапа множественного декодирования, используя пять сообщений D308 (D308₁-D308₅) (сообщение u_j, в соответствии с уравнением), выводимых селектором 305, и пять значений D309 приема (значение приема u_0i уравнения (5)), переданных из запоминающего устройства 306 данных приема, и подает декодированные данные D315, полученные в результате, в модуль 311 изменения компоновки декодированных данных.

Модуль 311 изменения компоновки декодированных данных выполняет обратную замену, состоящую в замене столбцов по уравнению (12) в отношении декодированных данных, D315, подаваемых из модуля 309 расчета слова декодирования, изменяет их порядок и выводит декодированные данные, как финальный результат D316 декодирования.

Как упомянуто выше, в результате выполнения одной или обеих из замены ряда и замены столбца в матрице проверки на четность (оригинальная матрица проверки на четность) и преобразования ее в матрицу проверки на четность (преобразованную матрицу проверки на четность), которая может быть представлена комбинацией единичных матриц р×р, квазиединичная матрица, в которой один или больше ее элементов, равных 1, становится 0, матрица со сдвигом, которая циклически выполняет сдвиг единичной матрицы или квазиединичной матрицы, матрица суммы, которая представляет собой сумму двух или больше из единичной матрицы, квазиединичной матрицы и матрицы со сдвигом, и 0 матрица р×р, то есть, комбинации составных матриц, как для декодирования кода LDPC, становится возможным принять архитектуру, которая одновременно выполняет расчет проверочного узла и расчет переменного узла по Р, которое представляет собой число, меньшее, чем количество рядов и количество столбцов матрицы проверки на четность. В случае приема архитектуры, которая одновременно выполняет расчет узла (расчет проверочного узла и расчет переменного узла) Р, которое представляет собой число, меньшее, чем количество рядов и количество столбцов матрицы проверки на четность, по сравнению со случаем, когда расчет узла одновременно выполняется по числу, равному количеству рядов и количеству столбцов матрицы проверки на четность, возможно сдерживать частоту операций в пределах физически выполнимого диапазона и выполнять множество пунктов итеративного декодирования.

Декодер 166 LDPC, который составляет приемное устройство 12 на фиг. 65, выполняет декодирование LDPC путем одновременного выполнения Ρ операций проверочного узла и операций переменного узла, аналогично устройству декодирования по фиг. 71.

Таким образом, для упрощения пояснения, если матрица проверки на четность кода LDPC, выводимого кодером 115 LDPC, составляющего устройство 11 передачи по фиг. 8 рассматривается, как матрица Η проверки на четность, представленная на фиг. 68, в которой матрица четности становится ступенчатой структурой, в перемежителе 23 четности устройства 11 передачи, перемежение четности для перемежения (K+qx+у+1)-ого бита кода в положение (K+Ру+x+1)-ого бита кода выполняется в состоянии, в котором информацию К устанавливают равной 60, количество Ρ столбцов в модуле циклической структуре устанавливают равным 5, и делитель q (=М/Р) длины M четности устанавливают равным 6.

Поскольку перемежение четности соответствует замене столбца в уравнении (12), как описано выше, нет необходимости выполнять замену столбца в уравнении (12) в декодере 166 LDPC.

По этой причине, в приемном устройстве 12 на фиг. 65, как описано выше, код LDPC, в котором не выполняется обратное перемежение четности, то есть, код LDPC в состоянии, в котором выполняется замена столбца в уравнении (12), поступает из обратного перемежителя 55 со скручиванием столбцов в декодер 166 LDPC. В декодере 166 LDPC выполняется та же обработка, как и в устройстве декодирования по фиг. 71, за исключением того, что замена столбца в уравнении (12) не выполняется.

Таким образом, на фиг. 72 иллюстрируется пример конфигурации декодера 166 LDPC по фиг. 65.

На фиг. 72, декодер 166 LDPC имеет такую же конфигурацию, что и устройство декодирования по фиг. 71, за исключением того, что модуль 310 изменения компоновки принимаемых данных по фиг. 71 не предусмотрен, и выполняет такую же обработку, как и устройство декодирования по фиг. 71, за исключением того, что замена столбцов в уравнении (12) не выполняется. Поэтому, пояснение декодера LDPC исключено.

Как описано выше, поскольку декодер 166 LDPC может быть сконфигурирован без предоставления модуля 310 изменения компоновки принимаемых данных, размеры могут быть уменьшены по сравнению с устройством декодирования по фиг. 71.

На фиг. 68-72, для упрощения пояснения, длина N кода для кода LDPC установлена равной 90, длина К информации установлена равной 60, количество столбцов (количество рядов и количество столбцов составной матрицы) Ρ модуля циклической структуре установлено равным 5, и делитель q (=М/Р) длины M четности установлен равным 6. Однако, длина N кода, длина К информации, количество Ρ столбцов модуля циклической структуры и делитель q (=М/Р) не ограничены представленными выше значениями.

Таким образом, в устройстве 11 передачи по фиг. 8, кодер 115 LDPC выводит код LDPC, в котором длина N кода установлена равной 64800 или 16200, длина K информации установлена N-Pq (=Ν-M), количество Ρ столбцов модуля циклической структуры установлено равным 360, и делитель q установлен равным М/Р. Однако, декодер 166 LDPC по фиг. 72 может применяться для случая, в котором Ρ операций проверочного узла и операций переменного узла одновременно выполняются в отношении кода LDPC, и выполняется декодирование LDPC.

На фиг. 73 представлена иллюстрация обработки мультиплексора 54, составляющего обратный перемежитель 165 битов на фиг. 66.

Таким образом, в позиции А на фиг. 73 иллюстрируется пример функциональной конфигурации мультиплексора 54.

Мультиплексор 54 включает в себя модуль 1001 обратного взаимного обмена и запоминающее устройство 1002.

Мультиплексор 54 выполняет обработку обратного взаимного обмена (обратную обработку для обработки взаимного обмена), соответствующую обработке взаимного обмена, выполняемой демультиплексором 25 в устройстве 11 передачи, то есть, обработку обратного взаимного обмена для возврата положения битов кода (символьных битов) для кодов LDPC, взаимно заменяемых в результате обработки взаимного обмена на исходное положение, в отношении символьных битов для символов, подаваемых из обратного преобразователя 164 на предыдущем этапе, и подает код LDPC, полученный в результате, в обратный перемежитель 55 со скручиванием столбцов на следующем этапе.

Таким образом, в мультиплексоре 54, символьные биты y₀, у₁, … и y_mb-1 для mb битов для b символов подают в модуль 1001 обратного взаимного обмена в модулях по b (последовательных) символов.

Модуль 1001 обратного взаимного обмена выполняет обратный взаимный обмен для возврата символьных битов y₀, у₁, … и y_mb-1 для mb битов в компоновку кодовых битов b₀, b₁, … и b7_mb-1 исходных mb битов (размещенных в кодовых битах от b₀ по b_mb-1 перед выполнением взаимного обмена в модуле 32 взаимного обмена, составляющем демультиплексор 25 на стороне устройства 11 передачи) и выводит биты кодов от b₀ до b_mb-1 для mb битов, полученных в результате.

Запоминающее устройство 1002 имеет емкость хранения для хранения mb битов в направлении ряда (поперечном направлении) и сохраняет N/(mb) битов в направлении столбца (в продольном направлении), аналогично запоминающему устройству 31, составляющему демультиплексор 25 стороны устройства 11 передачи. Таким образом, запоминающее устройство 1002 включает в себя mb столбцов, которые сохраняют N/(mb) битов.

Однако в запоминающем устройстве 1002, запись битов кода для кода LDPC, выводимого модулем 1001 обратного взаимного обмена, выполняется в направлении, в котором выполняют считывание битов кода из запоминающего устройства 31 демультиплексора 25 устройства 11 передачи, и считывание битов кода, записанных в запоминающем устройстве 1002, выполняют в направлении, в котором выполняется запись битов кода в запоминающее устройство 31.

Таким образом, в мультиплексоре 54 устройства 12 приема, как представлено в позиции А на фиг. 73, запись битов кода для кода LDPC, выводимого модулем 1001 обратного взаимного обмена в направлении ряда в модуле по mb битов последовательно выполняют в направлении нижних рядов от первого ряда в запоминающее устройство 1002.

Если запись битов кода, соответствующих длине кода, заканчивается, мультиплексор 54 считывает биты кода из запоминающего устройства 1002 в направлении столбца и подает биты кода в обратный перемежитель 55 со скручиванием столбцов следующего этапа.

В этом случае, в позиции В на фиг. 73 показана иллюстрация считывания битов кода из запоминающего устройства 1002.

В мультиплексоре 54 считывание битов кода для кода LDPC в направлении вниз (направление столбца) с верхней стороны столбцов, составляющих запоминающее устройство 1002, выполняют в направлении столбцов, в направлении направо с левой стороны.

На фиг. 74 показана иллюстрация обработки обратного перемежителя 55 со скручиванием столбцов, составляющего обратный перемежитель 165 битов по фиг. 66.

Таким образом, на фиг. 74 иллюстрируется пример конфигурации запоминающего устройства 1002 мультиплексора 54.

Запоминающее устройство 1002 имеет емкость хранения, для хранения mb битов в направлении столбца (в продольном направлении) и хранения N/(mb) битов в направлении ряда (в поперечном направлении) и включает в себя mb столбцов.

Обратный перемежитель 55 со скручиванием столбцов записывает биты кода для кода LDPC в запоминающее устройство 1002 в направлении ряда, управляет положением начала считывания, когда биты кода считывают в направлении столбца, и выполняет обратное перемежение со скручиванием столбцов.

Таким образом, в обратном перемежителе 55 со скручиванием столбцов, положение начала записи для начала считывания битов кода соответствующим образом изменяют в отношении каждого из множества столбцов, и выполняется обработка обратного повторного изменения компоновки для возврата компоновки битов кода, компоновка которых была изменена в результате перемежения со скручиванием столбцов, в исходную компоновку.

В этом случае, на фиг. 74 иллюстрируется пример конфигурации запоминающего устройства 1002, когда способ модуляции представляет собой 16APSK, 16QAM и т.п., и множитель b равен 1, как описано со ссылкой на фиг. 28. В этом случае, количество битов m одного символа составляет 4 бита, и запоминающее устройство 1002 включает в себя четыре (=mb) столбца.

Обратный перемежитель 55 со скручиванием столбцов (вместо мультиплексора 54) последовательно выполняет запись битов кода для кода LDPC, выводимого модулем 1001 обратного взаимного обмена в направлении ряда, в направлении более низких рядов из первого ряда запоминающего устройства 1002.

Если запись битов кода, соответствующих одной длине кода, заканчивается, обратный перемежитель 55 со скручиванием столбцов выполняет считывание битов кода в направлении вниз (направление столбца) с верхней стороны запоминающего устройства 1002, в направлении столбцов, в направлении направо с левой стороны.

Однако обратный перемежитель 55 со скручиванием столбцов выполняет считывание битов кода из запоминающего устройства 1002, используя положение начала записи для записи битов кода перемежителем 24 со скручиванием столбцов со стороны устройства 11 передачи, как положение начала считывания битов кода.

Таким образом, если адрес положения передней (верхней части) каждого столбца установлен в 0, и адрес каждого положения в направлении столбца представлен целым числом в порядке увеличения, когда способ модуляции представляет собой 16APSK или 16QAM, и множитель b равен 1, в обратном перемежителе 55 со скручиванием столбцов, положение начала считывания устанавливают, как положение, в котором адрес равен 0, в отношении самого левого столбца. Что касается второго столбца (с левой стороны), положение начала считывания устанавливают, как положение, в котором адрес равен 2. Что касается третьего столбца, положение начала считывания устанавливают, как положение, в котором адрес равен 4. Что касается четвертого столбца, положение начала считывания устанавливают, как положение, в котором адрес равен 7.

Что касается столбцов, в которых положения начала считывания представляют собой другие положения, чем положения, в которых адрес равен 0, после того, как считывание битов кода будет выполнено для самого нижнего положения, положение возвращается к начальной части (положение, в котором адрес равен 0), и выполняют считывание положения непосредственно перед положением начала считывания. Затем выполняют считывание из следующего (правого) столбца.

В результате выполнения обратного перемежения со скручиванием столбцов, описанного выше, компоновка битов кода, которые повторно размещены в результате перемежения со скручиванием столбцов, возвращается к исходной компоновке.

На фиг. 75 показана блок-схема, иллюстрирующая другой пример конфигурации обратного перемежителя 165 битов по фиг. 65.

На чертежах участки, которые соответствуют случаю, показанному на фиг. 66, обозначены теми же номерами ссылочных позиций, и их пояснение, соответственно, ниже исключено.

Таким образом, обратный перемежитель 165 битов на фиг. 75 имеет такую же конфигурацию, как и в случае, показанном на фиг. 66, за исключением того, что вновь предусмотрен обратный перемежитель 1011 четности.

На фиг. 75 обратный перемежитель 165 битов включает в себя мультиплексор (MUX) 54, обратный перемежитель 55 со скручиванием столбцов, и обратный перемежитель 1011 четности и выполняет обратное перемежение бита для битов кода для кода LDPC, подаваемого из обратного преобразователя 164.

Таким образом, мультиплексор 54 выполняет обработку обратного взаимного обмена (обработку, обратную для обработки взаимного обмена), соответствующую обработке взаимного обмена, выполняемой демультиплексором 25 устройства 11 передачи, то есть, обработку обратного взаимного обмена для возврата положений битов кода, обмен которыми был выполнен в результате обработки взаимного обмена, в исходное положение, в отношении кода LDPC, подаваемого из обратного преобразователя 164, и подает код LDPC, полученный в результате, в обратный перемежитель 55 со скручиванием столбцов.

Обратный перемежитель 55 со скручиванием столбцов выполняет обратное перемежение со скручиванием столбцов, соответствующее перемежению со скручиванием столбцов, в качестве обработки изменения компоновки, выполняемой перемежителем 24 со скручиванием столбцов устройства 11 передачи, в отношении кода LDPC, подаваемого из мультиплексора 54.

Код LDPC, который получают в результате обратного перемежения со скручиванием столбцов, подают из обратного перемежителя 55 со скручиванием столбцов в обратный перемежитель 1011 четности.

Обратный перемежитель 1011 четности выполняет обратное перемежение четности (обратная обработка для перемежения четности), соответствующее перемежению четности, выполняемому перемежителем 23 четности устройства 11 передачи, то есть, выполняет обратное перемежение для возврата компоновки битов кода для кода LDPC, компоновка которого была изменена в результате перемежения четности, в исходную компоновку, в отношении битов кода после обратного перемежения со скручивания столбцов в обратном перемежителе 55 со скручиванием столбцов.

Код LDPC, который получают в результате обратного перемежения четности, поступает из обратного перемежителя 1011 четности в декодер 166 LDPC.

Поэтому, в обратном перемежителе 165 битов, показанном на фиг. 75, код LDPC, в котором выполняют обработку обратного взаимного обмена, обратное перемежение со скручиванием столбцов и обратное перемежение четности, то есть, код LDPC, который получают в результате кодирования LDPC, в соответствии с матрицей H проверки на четность, подают в декодер 166 LDPC.

Декодер 166 LDPC выполняет декодирование LDPC для кода LDPC из обратного перемежителя 165 битов путем использования матрицы H проверки на четность, используемой для кодирования LDPC кодером LDPC 115 устройства 11 передачи. Таким образом, декодер 166 LDPC выполняет декодирование LDPC кода LDPC из обратного перемежителя 165 битов, используя саму матрицу H проверки на четность, используемую для кодирования LDPC кодером 115 LDPC устройства 11 передачи или путем использования преобразованной матрицы проверки на четность, полученной в результате выполнения, по меньшей мере, замены столбца, соответствующей перемежению четности в отношении матрицы H проверки на четность.

На фиг. 75, код LDPC, который был получен в результате кодирования LDPC, в соответствии с матрицей H проверки на четность, подают из (обратного перемежителя 1011 четности) обратного перемежителя 165 битов в декодер 166 LDPC. Поэтому, когда выполняют декодирование LDPC кода LDPC, используя матрицу H проверки на четность, используемую кодером 115 LDPC устройства 11 передачи для выполнения кодирования LDPC, декодер 166 LDPC может быть сконфигурирован устройством декодирования, выполняющим декодирование LDPC, в соответствии с способом полного последовательного декодирования для последовательного выполнения операций сообщений (сообщение проверочного узла и сообщение переменного узла) для каждого узла или устройства декодирования, выполняющего декодирование LDPC, в соответствии со способом полного параллельного декодирования для одновременного (параллельного) выполнения операций сообщений для всех узлов.

В декодере 166 LDPC, когда выполняют декодирование LDPC для кода LDPC, используя преобразованную матрицу проверки на четность, полученную в результате выполнения, по меньшей мере, замены столбца, соответствующей перемежению четности в отношении матрицы H проверки на четность, используемой кодером 115 LDPC устройства 11 передачи для выполнения кодирования LDPC, декодер 166 LDPC может быть выполнен, как устройство декодирования (фиг. 71), которое представляет собой устройство декодирования с архитектурой, одновременно выполняющей Ρ (или используя другой делитель Р, чем 1) операций проверочного узла и операций переменного узла, и имеет модуль 310 изменения компоновки данных приема для выполнения такой же замены столбца, как и замена столбца для получения преобразованной матрицы проверки на четность в отношении кода LDPC и изменения битов кода для кода LDPC.

На фиг. 75, для удобства пояснения, мультиплексор 54, выполняющий обработку обратного взаимного обмена, обратный перемежитель 55 со скручиванием столбцов, выполняющий обратное перемежение со скручиванием столбцов, и обратный перемежитель 1011 четности, выполняющий обратное перемежение четности, сконфигурированы индивидуально. Однако, два или больше элемента мультиплексора 54, обратного перемежителя 55 со скручиванием столбцов и обратного перемежителя 1011 четности могут быть сконфигурированы интегрально, аналогично перемежителю 23 четности, перемежителю 24 со скручиванием столбцов и демультиплексору 25 устройства 11 передачи.

Кроме того, в случае, когда перемежитель 116 битов (фиг. 8) устройства 11 передачи выполнен без включения перемежителя 23 четности и перемежителя 24 со скручиванием столбцов, на фиг. 75, обратный перемежитель 165 битов может быть сконфигурирован без включения в его состав обратного перемежителя 55 со скручиванием столбцов и обратного перемежителя 1011 четности.

Даже в этом случае, декодер 166 LDPC может быть сконфигурирован с устройством декодирования, работающим в соответствии со способом полного последовательного декодирования, для выполнения декодирования LDPC, используя саму H матрицу проверки на четность, устройство декодирования со способом полного параллельного декодирования для выполнения декодирования LDPC, используя саму матрицу H проверки на четность, и устройство декодирования (фиг. 71), имеющее модуль 310 изменения компоновки принимаемых данных, который выполняет декодирование LDPC в результате Ρ одновременных расчетов проверочного узла и расчетов переменного узла, используя преобразованную матрицу Н' проверки на четность.

Пример конфигурации системы приема

На фиг. 76 показана блок-схема, иллюстрирующая первый пример конфигурации системы приема, которая может применяться для приемного устройства 12.

На фиг. 76 система приема включает в себя модуль 1101 получения, модуль 1102 обработки декодирования пути передачи и модуль 1103 обработки декодирования информационного источника.

Модуль 1101 получения получает сигнал, включающий в себя код LDPC, полученный в результате выполнения, по меньшей мере, кодирования LDPC в отношении целевых данных LDPC, таких как данные изображения или данные звука программы, через путь передачи (путь передачи данных), не представленный на чертежах, такой как наземная цифровая широковещательная передача, спутниковая цифровая широковещательная передача, сеть CATV, Интернет или другие сети, и подает сигнал в модуль 1102 обработки декодирования пути передачи.

В этом случае, когда сигнал, полученный модулем 1101 получения, передают в режиме широковещательной передачи из станции широковещательной передачи через наземную волну, спутниковую волну или сеть CATV (кабельного телевидения), модуль 1101 получения сконфигурирован с использованием тюнера и STB (телевизионная приставка). Когда сигнал, полученный с помощью модуля 1101 получения, передают из веб-сервера, используя многоадресную передачу, такую как IPTV (телевидение по протоколу Интернет), модуль 1101 получения выполнен используя сетевой I/F (интерфейс), такой как NIC (карта сетевого интерфейса).

Модуль 1102 обработки декодирования пути передачи соответствует приемному устройству 12. Модуль 1102 обработки декодирования пути передачи выполняет обработку декодирования пути передачи, включающую в себя, по меньшей мере, обработку для коррекции ошибки, генерируемой на пути передачи, в отношении сигнала, полученного путем приобретения модуля 1101 через путь передачи, и подает сигнал, полученный в результате, в модуль 1103 обработки декодирования источника информации.

Таким образом, сигнал, который получают с помощью модуля 1101 получения через путь передачи, представляет собой сигнал, который получают в результате выполнения, по меньшей мере, кодирования с коррекцией ошибок, для коррекции ошибки, генерируемой на пути передачи. Модуль 1102 обработки декодирования пути передачи выполняет обработку декодирования пути передачи, такую как обработка коррекция ошибок, в отношении сигнала.

В качестве кодирования с коррекцией ошибок, например, существует кодирование LDPC или кодирование ВСН. В этом случае, в качестве кодирования с коррекцией ошибок выполняют, по меньшей мере, кодирование LDPC.

Обработка декодирования на пути передачи включает в себя демодуляцию для сигнала модуляции.

Модуль 1103 обработки декодирования источника информации выполняет обработку декодирования источника информации, включающую в себя, по меньшей мере, обработку для распаковки сжатой информации в исходную информацию, в отношении сигнала, для которого выполняется обработка декодирования пути передачи.

Таким образом, кодирование сжатия, которое сжимает информацию, может быть выполнено в отношении сигнала, полученного модулем 1101 получения через путь передачи, для уменьшения количества данных изображения или звука, соответствующих информации. В этом случае модуль 1103 обработки декодирования источника информации выполняет обработку декодирования источника информации, такую как обработка (обработка расширения) для расширения сжатой информации до исходной информации, в отношении сигнала, в котором выполняется обработка декодирования пути передачи.

Когда кодирование сжатия не выполняют в отношении сигнала, полученного модулем 1101 получения через путь передачи, обработка для распаковки сжатой информации в исходную информацию не выполняется в модуле 1103 обработки декодирования источника информации.

В этом случае, в качестве обработки распаковки, используется, например, декодирование MPEG. При обработке декодирования пути передачи, в дополнение к обработке распаковки, может быть включено дескремблирование.

В системе приема, которая выполнена, как описано выше, в модуле 1101 получения, сигнал, в котором применяется кодирование сжатия, такое как кодирование MPEG и кодирование с коррекцией ошибок, такое как кодирование LDPC, в отношении данных, таких как изображение, или звук, получают через путь передачи и подают в модуль 1102 обработки декодирования пути передачи.

В модуле 1102 обработки декодирования пути передачи выполняется та же обработка, как и в приемном устройстве 12, в качестве обработки декодирования пути передачи в отношении сигнала, подаваемого из модуля 1101 получения, и получаемый в результате сигнал подают в модуль 1103 обработки декодирования источника информации.

В модуле 1103 обработки декодирования источника информации обработка декодирования источника информации, такая как декодирование MPEG, выполняется в отношении сигнала, подаваемого из модуля 1102 обработки декодирования канала передачи, и выводят полученные в результате изображение или звук.

Система приема по фиг. 76, описанная выше, может применяться в телевизионном тюнере, для приема телевизионной широковещательной передачи, соответствующей цифровой широковещательной передаче.

Каждый из модуля 1101 получения, модуля 1102 обработки декодирования пути передачи и модуля 1103 обработки декодирования источника информации может быть выполнен, как одно независимое устройство (аппаратные средства (1С (интегральная схема) и т.п.) или в виде программного модуля).

Что касается модуля 1101 получения, модуля 1102 обработки декодирования пути передачи и модуля 1103 обработки декодирования источника информации, каждый из набора модуля 1101 получения и модуля 1102 обработки декодирования пути передачи, набора модуля 1102 обработки декодирования пути передачи и модуля 1103 обработки декодирования источника информации и набора модуля 1101 получения, модуля 1102 обработки декодирования пути передачи и модуля 1103 обработки декодирования источника информации могут быть сконфигурированы, как одно независимое устройство.

На фиг. 77 показана блок-схема, иллюстрирующая второй пример конфигурации системы приема, которая может применяться в приемном устройстве 12.

На чертежах участки, которые соответствуют случаю на фиг. 76, обозначены теми же номерами ссылочных позиций, и их пояснение, соответственно, ниже исключено.

Система приема по фиг. 77 является такой же, как и в случае, показанном на фиг. 76, в том, что предусмотрены модуль 1101 получения, модуль 1102 обработки декодирования пути передачи, и модуль 1103 обработки декодирования источника информации, и отличается от случая, показанного на фиг. 76, тем, что вновь предусмотрен модуль 1111 вывода.

Модуль 1111 вывода представляет собой устройство отображения для отображения изображения или громкоговоритель для вывода звука, и выводит изображение или звук, соответствующие сигналу, выводимому из модуля 1103 обработки декодирования источника информации. Таким образом, модуль 1111 вывода отображает изображение или выводит звук.

Система приема на фиг. 77, описанная выше, может применяться для TV (телевизионного приемника), который принимает телевизионную широковещательную передачу, соответствующую цифровой широковещательной передаче, или для радиоприемника, принимающего широковещательную передачу радиосигнала.

Когда кодирование сжатия не выполняется в отношении сигнала, полученного в модуле 1101 получения, сигнал, который выводится модулем 1102 обработки декодирования пути передачи поступает в модуль 1111 вывода.

На фиг. 78 показана блок-схема, иллюстрирующая третий пример конфигурации системы приема, которая может применяться в приемном устройстве 12.

На чертежах участки, которые соответствуют случаю на фиг. 76, обозначены теми же номерами ссылочных позиций, и их пояснение соответствующим образом ниже исключено.

Система приема по фиг. 78 является такой же, как и в случае фиг. 76 в том, что предусмотрены модуль 1101 получения и модуль 1102 обработки декодирования пути передачи.

Однако система приема на фиг. 78 отличается от случая, показанного на фиг. 76 тем, что модуль 1103 обработки декодирования источника информации не предусмотрен, и модуль предусмотрен новый модуль 1121 записи.

Модуль 1121 записи записывает (сохраняет) сигнал (например, пакеты TS для TS MPEG), выводимый модулем 1102 обработки декодирования пути передачи, на носителе записи (хранения), таком как оптический диск, жесткий диск (магнитный диск) и память типа флэш.

Система приема на фиг. 78, описанная выше, может применяться для устройства записи, которое записывает телевизионную широковещательную передачу.

На фиг. 78 система приема выполнена путем предоставления модуля 1103 обработки декодирования источника информации, и может записывать сигнал, полученный в результате выполнения обработки декодирования источника информации модулем 1103 обработки декодирования источника информации, то есть, изображение или звук, получаемые в результате декодирования модулем 1121 записи.

Вариант осуществления компьютера

Далее последовательность обработки, описанная выше, может быть выполнена аппаратными средствами или может быть выполнена с использованием программного обеспечения. В случае, когда последовательность обработки выполняется с использованием программного обеспечения, программу, конфигурирующую программное обеспечение, устанавливают в компьютере общего назначения.

Поэтому, на фиг. 130 иллюстрируется пример конфигурации варианта осуществления компьютера, в котором установлена программа, выполняющая последовательность обработки.

Программа может быть заранее записана на жесткий диск 705 и в ROM 703, соответствующие носителям записи, встроенным в компьютер.

В качестве альтернативы, программа может быть временно или постоянно сохранена (записана) на съемный носитель 711 записи, такой как гибкий диск, CD-ROM (постоянное запоминающее устройство на компакт-диске), МО (магнитооптический) диск, DVD (цифровой универсальный диск), магнитный диск и полупроводниковое запоминающее устройство. Съемный носитель 711 записи может быть предусмотрен, как, так называемое, пакетное программное обеспечение.

Программу устанавливают со съемного носителя 711 записи на компьютер. Кроме того, программа может быть передана с места загрузки в компьютер по беспроводному каналу передачи через искусственный спутник Земли с использованием цифровой спутниковой широковещательной передачи или может быть передана в компьютер по проводам через сеть, такую как LAN (локальная вычислительная сеть) или Интернет. Компьютер может принимать программу, переданную, как описано выше, с помощью модуля 708 передачи данных, и может устанавливать программу на встроенный жесткий диск 705.

Компьютер включает в себя CPU (центральное процессорное устройство) 702, встроенное в него. Интерфейс 710 ввода-вывода соединен с CPU 702 через шину 701. Если пользователь выполняет операции с входным модулем 707, сконфигурированным с использованием клавиатуры, "мыши" и микрофона, и команду подают через интерфейс 710 ввода-вывода, CPU 702 выполняет программу, сохраненную в ROM (постоянном запоминающем устройстве) 703, в соответствии с этой командой. В качестве альтернативы, CPU 702 загружает программу, сохраненную на жестком диске 705, программу, передаваемую со спутника или через сеть, принятую модулем 708 передачи данных, и установленную на жесткий диск 705, или программу, считанную со съемного носителя 711 записи, установленного в привод 709, и установленную на жестком диске 705 в RAM (оперативное запоминающее устройство) 704, и выполняет эту программу. Таким образом, CPU 702 выполняет обработку в соответствии с блок-схемой последовательности операций, описанной выше, или обработку, выполняемую конфигурациями блок-схем, описанных выше. Кроме того, CPU 702 выводит результат обработки из модуля 706 вывода, сконфигурированного с использованием LCD (жидкокристаллического дисплея) или громкоговорителя, передает результат обработки из модуля 708 передачи данных и записывает результат обработки на жесткий диск 705, через интерфейс 710 ввода-вывода, в соответствии с необходимостью.

В настоящем описании необходимо выполнять этапы обработки, описывающие программу, для обеспечения исполнения компьютером различной обработки во временной последовательности в соответствии с порядком, описанным как блок-схемы последовательности операций, и обработка, выполняемая параллельно или индивидуально (например, параллельная обработка или обработка с использованием объекта), также включена.

Программа может быть обработана одним компьютером или может быть обработана множеством компьютеров распределенным образом. Программа может быть передана в удаленный компьютер и может быть выполнена.

Вариант осуществления раскрытия не ограничен описанными выше вариантами осуществления, и различные изменения и модификации могут быть выполнены без выхода за пределы объема раскрытия.

Таким образом, например, описанный выше 16k код для Sx (таблица исходного значения матрицы проверки на четность для него) может использоваться, даже если путь 13 передачи данных (фиг. 7) представляет собой любой из контура спутника, наземной волны, кабеля (проводной контур) и другие. Кроме того, код 16k для Sx также может использоваться для другой передачи данных, кроме цифровой широковещательной передачи.

Список номеров ссылочных позиций

11 устройство передачи

12 приемное устройство

23 перемежитель четности

24 перемежитель со скручиванием столбцов

25 демультиплексор

31 запоминающее устройство

32 модуль взаимного обмена

54 мультиплексор

55 обратный перемежитель со скручиванием столбцов

111 адаптация режима/мультиплексор

112 заполнитель

113 скремблер ВВ

114 кодер ВСН

115 кодер LDPC

116 перемежитель битов

117 преобразователь

118 перемежитель по времени

119 кодер SISO/MISO

120 перемежитель частоты

121 кодер ВСН

122 кодер LDPC

123 преобразователь

124 перемежитель частоты

131 модуль построения фрейма/выделения ресурсов

132 модуль генерирования OFDM

151 модуль операции OFDM

152 модуль управления фреймом

153 обратный перемежитель частоты

154 обратный преобразователь

155 декодер LDPC

156 декодер ВСН

161 обратный перемежитель частоты

162 декодер SISO/MISO

163 обратный перемежитель по времени

164 обратный преобразователь

165 обратный перемежитель битов

166 декодер LDPC

167 декодер ВСН

168 дескремблер ВВ

169 модуль удаления нуля

170 демультиплексор

210 модуль Тх

211 модуль FEC

212 модуль отображения

213 модуль выборки с повышением частоты

214 модуль фильтра Найквиста

220 модуль Rx

221 модуль AGC

222 умножитель

223 модуль сглаживающего фильтра

224 модуль выборки с понижением частоты

225 модуль CSI

226 модуль обратного отображения

227 модуль FEC

230 модуль канала

231 модуль IBO

232 умножитель

233 модуль TWTA

234 модуль AWGN

235 сумматор

300 память хранения данных ветвей

301 селектор

302 модуля расчета проверочного узла

303 схема циклического сдвига

304 память хранения данных ветвей

305 селектор

306 запоминающее устройство принимаемых данных

307 модуль расчета переменного узла

308 схема циклического сдвига

309 модуль расчета слова декодирования

310 модуль изменения компоновки принимаемых данных

311 модуль изменения компоновки декодированных данных

601 модуль обработки кодирования

602 модуль хранения

611 модуль установки скорости кодирования

612 модуль считывания таблицы исходного значения

613 модуль генерирования матрицы проверки на четность

614 модуль считывания информационного бита

615 модуль операций четности кодирования

616 модуль управления

701 шина

702 CPU

703 ROM

704 RAM

705 жесткий диск

706 модуль вывода

707 модуль ввода

708 модуль связи

709 привод

710 интерфейс ввода-вывода

711 съемный носитель записи

1001 модуль обратного взаимного обмена

1002 запоминающее устройство

1011 обратный перемежитель четности 1101 модуль получения

1101 модуль обработки декодирования пути передачи

1103 модуль обработки декодирования источника информации

1111 модуль вывода

1121 модуль записи

1. Устройство обработки данных, содержащее:

модуль кодирования, выполненный с возможностью кодирования LDPC на основе матрицы проверки четности кода LDPC, в котором длина кода составляет 16200 битов и скорость кодирования составляет 8/15; и

модуль взаимного обмена, выполненный с возможностью взаимного обмена бита кода для кода LDPC, в котором длина кода составляет 16200 битов и скорость кодирования составляет 8/15, с символьным битом символа, соответствующего любой из 8 точек сигнала, определенных 8PSK,

при этом,

когда 3 бита битов кода, сохраненных в трех модулях хранения, имеющих емкость хранения 16200/3 битов, и считываемых поразрядно из модулей хранения, выделены для одного символа, (#i+1)-й бит от старшего значащего бита из 3 битов из битов кода устанавливают в бит b#i, (#i+1)-й бит от старшего значащего бита из 3 битов символьных битов одного символа устанавливают в бит y#i, и модуль взаимного обмена выполнен с возможностью осуществления обмена

бита b0 на бит y1,

бита b1 на бит y0 и

бита b2 на бит y2,

причем

код LDPC включает в себя информационный бит и бит четности,

матрица проверки четности включает в себя информационную часть матрицы, соответствующую информационному биту, и часть матрицы четности, соответствующую биту четности,

при этом информационная часть матрицы представлена таблицей исходного значения матрицы проверки на четность, а таблица исходного значения матрицы проверки четности представляет собой таблицу, представляющую положения элементов 1 информационной части матрицы для каждых 360 столбцов и выражена следующим образом:

32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189

1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537

2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534

574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554

14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462

4075 4188 7313 7553

5145 6018 7148 7507

3198 4858 6983 7033

3170 5126 5625 6901

2839 6093 7071 7450

11 3735 5413

2497 5400 7238

2067 5172 5714

1889 7173 7329

1795 2773 3499

2695 2944 6735

3221 4625 5897

1690 6122 6816

5013 6839 7358

1601 6849 7415

2180 7389 7543

2121 6838 7054

1948 3109 5046

272 1015 7464.

2. Устройство обработки данных по п. 1, в котором модуль взаимного обмена выполнен с возможностью обмена бита кода 3×1 битов кода LDPC, записанных в направлении столбца и считываемых в направлении ряда модуля накопителя, включающего в себя три столбца, хранящих 3×1 битов в направлении строки и 16200/(3×1) битов в направлении столбца.

3. Способ обработки данных, содержащий:

этап кодирования, на котором осуществляют кодирование LDPC на основе матрицы проверки четности кода LDPC, в котором длина кода составляет 16200 битов и скорость кодирования составляет 8/15; и

этап взаимного обмена, на котором осуществляют взаимный обмен бита кода для кода LDPC, в котором длина кода составляет 16200 битов и скорость кодирования составляет 8/15, с символьным битом символа, соответствующего любой из 8 точек сигнала, определенных 8PSK,

при этом

на этапе взаимного обмена, когда 3 бита битов кода, сохраненных в трех модулях хранения, имеющих емкость хранения 16200/3 битов, и считываемых поразрядно из модулей хранения, выделяют для одного символа, (#i+1)-й бит от старшего значащего бита из 3 битов из битов кода устанавливают в бит b#i, (#i+1)-й бит от старшего значащего бита из 3 битов символьных битов одного символа устанавливают в бит y#i,

бит b0 обменивают на бит y1,

бит b1 обменивают на бит y0 и

бит b2 обменивают на бит y2,

причем

код LDPC включает в себя информационный бит и бит четности,

матрица проверки четности включает в себя информационную часть матрицы, соответствующую информационному биту, и часть матрицы четности, соответствующую биту четности,

при этом информационная часть матрицы представлена таблицей исходного значения матрицы проверки на четность, а таблица исходного значения матрицы проверки четности представляет собой таблицу, представляющую положения элементов 1 информационной части матрицы для каждых 360 столбцов и выражена следующим образом:

32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189

1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537

2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534

574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554

14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462

4075 4188 7313 7553

5145 6018 7148 7507

3198 4858 6983 7033

3170 5126 5625 6901

2839 6093 7071 7450

11 3735 5413

2497 5400 7238

2067 5172 5714

1889 7173 7329

1795 2773 3499

2695 2944 6735

3221 4625 5897

1690 6122 6816

5013 6839 7358

1601 6849 7415

2180 7389 7543

2121 6838 7054

1948 3109 5046

272 1015 7464.

4. Устройство обработки данных, содержащее:

модуль кодирования, выполненный с возможностью кодирования LDPC на основе матрицы проверки четности кода LDPC, в котором длина кода составляет 16200 битов и скорость кодирования составляет 8/15,

при этом

модуль взаимного обмена, выполненный с возможностью взаимного обмена бита кода для кода LDPC, в котором длина кода составляет 16200 битов и скорость кодирования составляет 8/15, с символьным битом символа, соответствующего любой из 16 точек сигнала, определенных 16APSK,

при этом,

когда 4 бита битов кода, сохраненных в четырех модулях хранения, имеющих емкость хранения 16200/4 битов, и считываемых поразрядно из модулей хранения, выделяют для одного символа, (#i+1)-й бит от старшего значащего бита из 4 битов из битов кода устанавливают в бит b#i, (#i+1)-й бит от старшего значащего бита из 4 битов символьных битов одного символа устанавливают в бит y#i, и модуль взаимного обмена выполнен с возможностью осуществления обмена

бита b0 на бит y2,

бита b1 на бит y1,

бита b2 на бит y0 и

бита b3 на бит y3,

причем

код LDPC включает в себя информационный бит и бит четности,

матрица проверки четности включает в себя информационную часть матрицы, соответствующую информационному биту, и часть матрицы четности, соответствующую биту четности,

при этом информационная часть матрицы представлена таблицей исходного значения матрицы проверки на четность, а таблица исходного значения матрицы проверки четности представляет собой таблицу, представляющую положения элементов 1 информационной части матрицы для каждых 360 столбцов и выражена следующим образом:

32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189

1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537

2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534

574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554

14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462

4075 4188 7313 7553

5145 6018 7148 7507

3198 4858 6983 7033

3170 5126 5625 6901

2839 6093 7071 7450

11 3735 5413

2497 5400 7238

2067 5172 5714

1889 7173 7329

1795 2773 3499

2695 2944 6735

3221 4625 5897

1690 6122 6816

5013 6839 7358

1601 6849 7415

2180 7389 7543

2121 6838 7054

1948 3109 5046

272 1015 7464.

5. Устройство обработки данных по п. 4, в котором

модуль взаимного обмена выполнен с возможностью осуществления обмена бита кода 4×1 бита кода LDPC, хранящегося в направлении столбца и считываемого в направлении ряда модуля накопителя, включающего в себя четыре столбца, содержащего 4×1 битов в направлении строки и содержащего 16200/(4×1) битов в направлении столбца.

6. Способ обработки данных, содержащий:

этап кодирования, на котором осуществляют кодирование LDPC на основе матрицы проверки четности кода LDPC, в котором длина кода составляет 16200 битов и скорость кодирования составляет 8/15; и

этап взаимного обмена, на котором осуществляют взаимный обмен бита кода для кода LDPC, в котором длина кода составляет 16200 битов и скорость кодирования составляет 8/15, с символьным битом символа, соответствующего любой из 16 точек сигнала, определенных 16APSK,

при этом

на этапе взаимного обмена, когда 4 бита битов кода, хранящихся в четырех модулях хранения, имеющих емкость хранения 16200/4 битов, и считываемых поразрядно из модулей хранения, выделяют для одного символа, (#i+1)-й бит от старшего значащего бита из 4 битов из битов кода устанавливают в бит b#i, (#i+1)-й бит от старшего значащего бита из 4 битов символьных битов одного символа устанавливают в бит y#i,

бит b0 обменивают на бит y2,

бит b1 обменивают на бит y1,

бит b2 обменивают на бит y0 и

бит b3 обменивают на бит y3,

причем

код LDPC включает в себя информационный бит и бит четности,

матрица проверки четности включает в себя информационную часть матрицы, соответствующую информационному биту, и часть матрицы четности, соответствующую биту четности,

при этом информационная часть матрицы представлена таблицей исходного значения матрицы проверки на четность, а таблица исходного значения матрицы проверки четности представляет собой таблицу, представляющую положения элементов 1 информационной части матрицы для каждых 360 столбцов и выражена следующим образом:

32 384 430 591 1296 1976 1999 2137 2175 3638 4214 4304 4486 4662 4999 5174 5700 6969 7115 7138 7189

1788 1881 1910 2724 4504 4928 4973 5616 5686 5718 5846 6523 6893 6994 7074 7100 7277 7399 7476 7480 7537

2791 2824 2927 4196 4298 4800 4948 5361 5401 5688 5818 5862 5969 6029 6244 6645 6962 7203 7302 7454 7534

574 1461 1826 2056 2069 2387 2794 3349 3366 4951 5826 5834 5903 6640 6762 6786 6859 7043 7418 7431 7554

14 178 675 823 890 930 1209 1311 2898 4339 4600 5203 6485 6549 6970 7208 7218 7298 7454 7457 7462

4075 4188 7313 7553

5145 6018 7148 7507

3198 4858 6983 7033

3170 5126 5625 6901

2839 6093 7071 7450

11 3735 5413

2497 5400 7238

2067 5172 5714

1889 7173 7329

1795 2773 3499

2695 2944 6735

3221 4625 5897

1690 6122 6816

5013 6839 7358

1601 6849 7415

2180 7389 7543

2121 6838 7054

1948 3109 5046

272 1015 7464.