Устройство фазирования по циклам

 

О П И С А Н И Е 275106

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистическиз

Респтблик

Зависимое от авт, свидетельства ¹

Заявлено 23.Х11.1968 (№ 1299267/26-9) с присоединением заявки ¹

Приоритет

Опубликовано ОЗХ11.1970. Бюллетень, 4 22

Дата опубликования описания 6.Х.1970

Кл. 21ат, 13, 03

Комитет по делаМ изобретений и открыти1 при Совете Министров

СССР

МПК Н 04! 7/04

УДК 621.394.662.2 (088.8) Автор изобретения т1. Д. Кислюк

Заявитель

УСТР011СТВО ФАЗИРОВАНИЯ ПО ЦИКЛАМ

Изобретение относится к устройствам для радиосвязи.

Известны устройства для приема сигнала фазового пуска, содержащие регистр памяти принимаемых элементарных посылок, генератор сигнала фазового пуска, формирующнй на повышенной частоте сигнал фазового пуска за время одной э. чемептарной посылки, перемножитель и детектор ошибок. Такие устройства сложны и выполняются на логических элементах, работающих па повышенной частоте.

Целью изобретения является упрощение устройства приема сигнала фазового пуска при уменьшении частоты высокочастотных управляющих импульсов без увеличения числа непринятых и ложных сигналов фазового пуска.

Для этого в предлагаемом устройстве фазирования параллельные выходы регистра сдвига генератора сигнала фазового пуска через селектор конца первой части сигнала фазового пуска подсоединены ко входу блокировки формирователя пачки высокочастотных управляющих импульсов. При этом вход низкочастотных управляющих импульсов устройства подключен через коммутатор, связанный по цепи управления с парафазным выходом детектора ошибок, ко входу синхронизации считывания и входу установки в исходное состояние генератора сигнала фазового пуска. Благодаря этому уменьшается об:ьем памяти блока памяти принимаемых высокочастотных управляющих импульсов до величины, определяемой допустимой величиной вероятности ложного фазпрованпя. Отрезок принимаемой последовательности п„не искажается, и на его основе генерируются последующие символы последовательности. Обычно принимают и„=

=1o2 (r+1), где n — длина последовательности. В известном устройстве допускается искажение некоторого числа символов из Л, т. е.

Il„ñèìâoë0â прштимаются без исправления ошибок, а последующие X — с исправлением.

В этом случае требуемое значение вероятности правильного выделения фазы последовательности обеспечивается многократным заполнением регистра генератора, для чего необходимо использовать последовательности большой длины, что в системах передачи данных нежелательно.

20 При искажении одного из символов и правильном приеме всех последующих символов выделение фазы последовательности не производится, причем Л »п,.

Правильность выделения фазы может быть

2S определена для любого отрезка длинной последовательности символов при условии, что без ошибок принимаются не только и„, но и все A последующих символов. При таком варианте последовательного приема для обеспе30 чения малой вероятности искажения необходи3 мо использовать длинные последовательности.

Предлагаемое устройство осуществляет последовательный прием при п„)1д (и+1), причем ошибки исправляются независимо от их расположения по длине последовательности.

На чертеже приведена блок-схема предлагаемого устройства. Устройство работает в режиме приема приставки (первой части сигнала фазового пуска), или режиме приема корня (второй части сигнала фазового пуска). В дежурном режиме реализуется прием приставки.

Если при этом оказывается, что число ошибок в приставке не превышает допустимой величины, то устройство переходит в режим приема корня.

На вход устройства по цепи 1 с системы синхронизации поступают низкочастотные управляющие импульсы t„c интервалом т (т— длительность элементарной посылки), а на вход 2 формирователя пачки высокочастотных управляющих импульсов (блока 8) — высокочастотные управляющие импульсы /, с интервалом не больше — ", где А)n„; п„— число к символов в первой части сигнала фазового пуска — приставке.

На вход блока памяти 4 с регенератора приемника поступают в моменты 1„регенерпрованные символы. Каждый приходящий символ записывается в памяти блока 4, при этом значение (и„+1)-го предшествующего символа стирается. Таким образом, в блоке 4 всегда хранится значение п„последних символов.

После этого происходит последовательное считывание с перезаписью с блока 4 на вход сумматора по модулю два — блока 5 значений всех п„символов, начиная с самого раннего. Одновременно с генератора сигнала фазового пуска (блока б) формируется сигнал фазового пуска, который с выхода 7 поступает на блок

5. Если .значения символов, поступающих одновременно на оба входа блока 5, пе совпадают, то на его выходе вырабатывается импульс, который поступает в детектор ошибок 8.

Для управления работой блока памяти 4 по цепи 1 из системы синхронизации в блок подаются низкочастотные управляющие импульсы, а из блока 3 по цепи 9 — пачка высокочастотных управляющих импульсов и по цепи

10 управляющий потенциал.

К блоку б подсоединен селектор 11 конца первой части сигнала фазового пуска, который при выработке блоком б последнего символа приставки формирует импульс «конец пачки».

Импульсы «конец пачки» по цепи 12 подаются на вход блокировки формирователя пачки высокочастотных управляющих импульсов. В результате прекращается подача высокочастотных управляющих импульсов в блок 4 и в блок б по цепи 9.

Если в последовательности из а„символов, снимаемых с блока 4, значения 1 символов не совпадают со значениями соответствующих символов генерируемой приставки, то на выходе блока 5 появятся t импульсов. При t(r

275106

4 (r — число исправляемых ошибок) в выходной цепи 13 детектора ошибок 8 устанавливается

so го зо

3.)

65 запрещающий потенциал, в противном случае — разрешающий. Парафазный выход детектора ошибок (цепь 18 и цепь 14) подсоединен ко входу управления коммутатора 15. Lcли в цепи 18 устанавливается разрешающий потенциал, то на выходе коммутатора 15 формируется импульс установки генератора сигнала фазового пуска в исходное состояние. С приходом следующего регенерированного символа описанный цикл работы повторяется.

Если же после момента формирования импульса «конец пачки» в цепи 13 имеется запрещающий потенциал, то устройство переходит в режим приема второй части сигнала фазового пуска (корня). При этом импульс в цепи 16 отсутствует, а по цепи 17 с коммутатора 15 на генератор (блок б) подаются низкочастотные управляющие импульсы, в такт с которыми на выходе 7 последовательно выдаются символы корня. Одновременно символы с регенератора проходят на олок 5 и записываются в блок памяти 4, и значение хранящегося в нем (п„+1)-го предшествующего символа так же, как и в режиме приема приставки, стирается. Если за п — п„тактов приема корня число ошибок i(r, то на выходе 18 с блока б выдается импульс цикловой синхронизации. Если хке после приема какого-либо символа корня окажется, что t=r+1, то сигналами по цепям 18 и 14 устройство переводится в режим приема приставки.

Рассмотрим более подробно работу отдельных блоков. При подаче импульса на управляющий вход (вход «1») левого плеча триггера предполагается, что на выходе левого плеча (выходе «1») образуется разрешающий по.тенциал, при подаче которого на ячейку «И» через нее разрешается прохождение импульса. Кроме того, будем считать, что триггер находится в состоянии «1», если с его выхода

«!» снимается разрешающий потенциал.

Блок памяти 4 состоит из регистра 19 на n„ разрядов, ячеек «ИЛИ» 20, 21, 22, ячеек «И»

28, 24. Pere>- ерированные символы через ячейку «ИЛИ» 20 проходят на вход записи регистра 19, на вход продвижения информации которого по цепи 1 через ячейку «ИЛИ» 22 поступают управляющие импульсы в моменты t„ и, кроме того, при приеме приставки по цепи

9 — пачки из п„высокочастотных импульсов в интервал времени („— t„+ n„ к

В режиме приема приставки по цепи 10 на ячейку «И» 28 («И» 24) с блока 8 подается разрешающий (запрещающий) потенциал в интервале времени 1„+ ц,—" — (t„+ -.). Блак годаря этому при записи регенерированного символа на вход регистра 19 обратная связь через ячейку «И» 28 разомкнута, а в регистре оказываются записанными последние из и„ символов. При подаче по цепи 9 пачки высоKoIBcToTHbIx управляющих импульсов с выхо275106

35

60 да ячейки «ИЛИ» 21 снимаются иа сумматор по модулю два значения последних из и„ символов.

В режиме приема корня на ячейку «И» 28 по цепи 10 все время поступает запрещающий позенциал, а через ячейку «ИЛИ» 22 иа регистр 19 -- только низкочастотные управляющие импульсы. Поэтому сигналы иа выходе ячейки «И» 28 отсутствуют. В то же время на ячейку «И» 24 с блока 8 по цепи 25 поступает разрешающий потенциал, и поэтому регенерированные символы проходят через «И» 24, «ИЛИ» 21 иа вход блока 5.

Генератор сигнала фазового пуска (блок б) включает в себя регистр 26 на S=lg (п+1) разрядов с сумматором по модулю два в цепи обратной связи, ячейку «ИЛИ» 27, селекгор

28 и ячейку «И» 29. В режиме приема приставки иа вход установки в исходное состояние регистра 26 проходят низкочастотные управляющие импульсы в моменты t„no цепи

16, на вход иродви>кения информации регистра — пачка из 7п высокочастотных управляющих импульсов по цепи 9 через ячейки «ИЛИ»

27. Наличие сумматора по модулю два в цепи обратной связи регистра обеспечивает формирование на ьыходе 7 отрезка рекурреитиой последовательности, соответствующего приставке сигнала фазового пуска. После формирования последнего символа приставки срабатывает селектор 11, представляк>щий собой дешифратор на 5 выходов, подсоединенных к выходам ячеек регистра 26.

В режиме приема корня импульс в цепи 16 отсутствует, а по цепи 17 поступают низкочастотные управляющие импульсы через ячейку «ИЛИ» 27 иа вход продви>кения информации регистра 26. При этом на выходе 7 формируются символы корня. После генерирования последнего символа корня срабатывает селектор 28, представляющий собой дешифратор на S входов. Если после суммирования последнего символа корня с регенерированным символом ока>кется, что число ошибок f(r, то по цепи 14 с детектора ошибок 8 иа потенциальный вход ячейки «И» 29 поступает разрешающий потенциал, а импульс с селектора 28 проходит через ячейку «И» 29 на выход устройства.

Детектор ошибок 8 состоит из счетчика 80 с коэффициентом счета r+1, ячейки «И» 31 и триггера 82. Импульсы с выхода сумматора по модулю два через ячейку «И» 81 поступают на вход счетчика 30. Если во время приема приставки <» c o им ну scop c o ioKa 5 ока>кeTся равным «+1, то на выходе счетчика 80 появится импульс, который проходит на вход

«1» триггера 82. Поэтому с выхода «О» триггера 82 на ячейку «И» 81 поступит запрещающий потенциал. Низкочастотный управляющий импульс в момент /„ проходит на вход

«О» триггера 32. Таким образом, к моменту начала следующего цикла приема приставки на ячейку «И» 81 с триггера 82 поступает разрешающий потенциал, а счетчик 80 находится в нулевом состоянии.

Аналогично работает детектор ошибок ири приеме корня. K выходам «1» и «О» триггера

32 подсоединены выходные цепи 13 и 14 дегектора ошибок.

Формирователь пачки высокочастотных уllравляющих импульсов (блок 8) содержит триггер 88 и ячейку «И» 34, коммутатор 15 содержит ячейки «И» 85 и 36.

Если за время очередного цикла приема приставки число ошибок г)г, то в момент („ импульс, проходящий через цепь 1 и ячейку

«И» 35, устанавливает триггер 88 в состояние

«0» и выдается по цепи 16 в блок 6. К выходам «1» и «О» триггера 88 подсоединены цепи

25 и 10. Кроме того, выход «О» триггера 83 подключен к ячейке «И» 84, через которую высокочастотные управляющие импульсы проходят по цепи 9 в блоки б и 4. С подачей ио цепи 12 на вход «1» трш>гера 88 импульса «конец пачки» прохождение высокочастотных управляющих импульсов через ячейку «И» 34 прекращается.

В режиме приема корня ио цепи 14 поступает запрещающий потенциал, поэтому триггер 83 остается в состояшш «1» и на ячейку

«И» 84 подастся запрещающий потенциал. По цепи 14 иа ячейку «И» 36 проходит разрешаю:ций потенциал и низкочастотные управляющие импульсы подаются через ячейку «И» 86 по цепи 17 на блок б.

Предмет изобретения

Устройство фазирования по циклам с исправлением ошибок ири рекуррснтном сигнале фазового пуска, содержащее блок памяти принимаемых символов, генератор сигнала фазового пуска с регистром сдвига, сумматор по модулю два принимаемых и генерируемых символов, связанный с детектором ошибок, формирователь пачки высоко гастотиых управляющих импульсов, orëï «пощеес.i тем, что, с целью уменьшения объема памяти блока памяти п1,ишгмаемых символов до вели<и1иы, определяемой допустимой зеличииой вероятности ложного фазирования, ири одновременном уменьшении частоты высокочастотных управляющих импульсов без ухудшения иомехоустойчивосги фазирования, параллельные выходы регистра сдвига генератора сигнала фазового пуска подсоединены через селектор конца первой части сигнала фазового пуска на вход блокировки формирователя пачки высокочастотных управляющих импульсов, à вход низкочастотных управляющих импульсов устройства подключен через коммутатор, связанный по цепи управления с иарафазным выходом детектора ошибок, ко входу синхронизации считывания и входу установки в исходное состояние генератора сигнала фазового пуска.

2751О6

Ред" ктор Т. Орловская Составитель Л. Глатман Корректор Л. И. Гаврилова

Заказ 2770 15 Тира>к 480 Подписное

ЦНИИПИ 1(омитета по делам изобретений и открытий при Совете Министров СССР

Москва, )K,-35, Раушская паб., д. 4/5

Типография, пр. Сапунова, 2