Приоритетное устройство для цифровой вычислительной системы

 

О П И С А Н И Е 28I901

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 05.11,1969 (№ 1310276/18-24) с.присоединением заявки №

Приоритет

Опубликовано 14.IX.1 970. Бюллетень № 29

Дата опубликования описания 23,XII, 1970

Кл, 42m, 9/18

Комитет по делам.изобретений и открытий.при Совете Министров.СССР

МПК -G 061 9/18

УДК 681.326.3(088.8) Авторы изобретения

В. И. Рьтбаченков и В. А, Субботин

Заявитель Научно-исследовательский центр электронной вычислительной техники

ПРИОРИТЕТНОЕ УСТРОЙСТВО ДЛЯ ЦИФРОВОЙ

ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ

Изобретение относится к цифровой вычислительной технике и, в частности, к организации структур цифровых вычислительных систем.

Известны приоритетные устройства для цифровой вычислительной системы, содержащие регистры, триггеры, логические схемы совпадения, схемь| «ИЛИ», дешифраторы и схемы задержки.

Известные приоритетные устройства не обеспечивают разрешение конфликтов при одновременной выработке нескольких сигналов ответа в один источник запроса, что ограничивает их применимость.

Предлагаемое устройство отличается тем, что содержит Р приоритетных схем блоков оперативной памяти (где Р— количество блоков памяти) и К логических схем, содержащих триггеры хранения сигналов готовности блоков оперативной памяти и ждущий мультивибратор формирования сигналов опроса триггеров храпения (где К вЂ” количество .вычислителей B системе), причем первый выход каждого триггера хранения сигналов готовности подключен к первому входу первой группы схем совпадения, второй выход соединен с первым входом второй группы схем совпадения, второй вход крайних левых.первой и второй трупп схем ссвпадения подключен,к ждущему мультивибратору фор мир овани", сигналов опроса триггеров хранения, второй вход каждой первой и второй групп схем совпадения (i-й при отсчете слева) подключен к выходу (i — 1)-й второй группы схем совпаде5 ния, выходы первой группы схем совпадения подключены к первым входам третьей группы схем совпадения, вторые входы которых связаны с регистрами хранения старшей части адреса оперативной памяти, выходы

10 третьей группы схем совпадения присоед инены к шине сигнала готовности блока оперативной памяти, выход крайней правой схемы совпадения из второй группы схем совпадения подключен ко входу запрета генерации жд 15 щего мультивибратора, вход запуска которого соединен с выходом схемы задержки,,вход схемы задержки связан с первой схемой

«ИЛИ», входы которой соединены с шинами сигналов разрешения конфликтов, выход каж20 дой схемы совпадения из первой группы схем совпадения связан со входом установки в ноль соответствующего триггера хранения.

Предлагаемое устройство отличается также тем, что,в нем каждая приоритетная схема

25 блока оперативной памяти содержит схемы формирования сигналов разрешения конфликтов при обращении к каждому блоку памяти и схемы формирования сигналов опроса, .причем выходы регистров хранения старшей ча30 сти адреса через первые дешифраторы свя281901 заны с четвертой группой схем совпадения приема кодов динамического приоритета от истО !ников запроса, ВыхОды KQTopblx с1331заны с регистрами храпения динамического приоритета, выходы регистров хранения динамического приоритета соединены со вторыми дешифраторами, выходы которых связаны с первыми входами схем формирования сигналов разрешения конфликтов и формирования сигналов опроса, причем одноименные Выходы каждого второго дешифратора соединены со схемами, образующими строку матрицы, второй вход крайней левой сверху схемы формирования связан с выходом третьей схевы «ИЛИ», первые входы всех схем формирования столбца матрицы объединены шиной сигнала разрешения конфликта,,второй выход схемы формирования каждой строки связан со вторым входом каждой следующей справа схемы формирования, кроме крайних правых схем, схемы совпадения каждой строки подключены к соответствующим одноименным шинам второго дешифратора, а выходы этих схем совпадения подключены ко вторым входам крайних левых схем формирования нижележащей строки, .выходы первых дешифраторов через четвертую схему «ИЛИ» и дифференцирующую цепочку связаны с первым входом третьей схемы «ИЛИ:>, второй вход которой подключен к шине сигнала конца цикла оперативной памяти.

Это позволяет разрешать конфликты при выдаче сигналов готовности различным олокам памяти в один и тот же источник запросов и увеличить гибкость в разрешении конфликтов при обращении к блокам оперативной памяти .в цифровой .вычислительной системе путем использования динамического приоритета.

На фиг. 1 представлена блок-схема приоритетного устройства системы; на фиг. 2 — приоритетная схема блока оперативной памяти, являющаяся составной частью приоритетного устройства.

Приоритетное устройство системы содержит пр иоритетные схемы А блоков оперативной памяти, выходы l которых связаны с триггерами 2 хранения сигналов готовности блоков оперативной памяти. Схемы 8 — б совпадения служат для формирования сигналов разрешения выдачи старших разрядов адреса, являющихся адресом данного блока памяти и поступающих на требуемый вычислитель для опознавания олока памяти, готового к обслуживан ию вычислителя.

Схемы 7 — 10 совпадения служат для формирования сигналов опроса триггеров 2.

Каждый вход 1 связан со схемой 11 «ИЛИ», выход которой, задержанный схемой 12 задержки, запускает ждущий мультивибратор

l8. Схема 10 связана со входом 14 запрета генерации мультивибратора 18. Выходы схем

8 — б связаны со входами схем совпадения 15—

18, которые 3 правля1от выдачей информации с регистров 19 — 22 старшей части адреса ин5

65 формации, запрашиваемой вычислителем, в шину 28 готовности блока памятки.

B состав пр иоритетной схемы А блока оперативной памяти .входят регистры 19, 24 и 25 старшей части адреса, дешифраторы 26 — 28, регистр 29 маски, схемы совпадения 80 — 85, регистры 86 — 88 динамического приоритета, дешифраторы 89 — 41, схемы 42 — 58 формирования сигналов разрешения конфликтов и сигналов опроса, схемы 54 — 57 совпадения цепи ускорения передачи сигналов опроса, триггеры 58 — 60, управляющие ветилями 61—

68, регистр 64 младшей части адреса и вентили 65 — 67 управления приемом младшей части адреса из адресных магистралей, схему 68

«ИЛИ», дифференцирующую цепь 69 с задержкой и схему 70 «ИЛИ», а также вентили

71 — 78.

Рассмотрим работу устройства.

Обращение .к блоку оперативной памяти со стороны вычислителя (не показанного на .рисунках) начинается посылкой R-старших разрядов адреса по шинам, общим для,всех блоков памяти, где R=logqP, причем Р— количество блоков памяти в вычислительной системе. Шины 74 связаны с первым, вычислителем, шины 75 — со вторым, шины 76 — с k-м вычислителем. В рассматриваемой системе с общим полем памяти используется так называемый «режим расслоения памяти», при .котором информация с последовательными адресами записывается в разные блоки памяти. Пр и этом предполагается, что вычислитель не посылает запросы в блоки памяти, уже занятые

его обслуживанием. Запросы к некоторому блоку памяти могут одновременно поступать от разных вычислителей по шинам 74 — 76 .

Я старших разрядов адреса поступают на регистры 19, 24 и 25 через вентили 71 — 78.

С помощью дешифраторов 26 — 28 устанавливается соответствие поступившего адреса физическому номеру блока памяти, т. е. выбор блока памяти. Срабатывание детцифраторов

26 — 28 вызывает запирание вентилей 71 — 78 соответственно, что обеспечивает запоминание старших разрядов .на время разрешения конфликта. Через время, достаточное для сраоатывания вентиля 71, регистра 19 и дешифратора 26 (вентиля 72, регистра 24 и дешифратора 27) по шинам 77 — 79 на схемы 81—

88 совпадения от вычислителей, пославших запрос по шинам 74 — 76, посылаются коды динамического приоритета. Динамический приоритет определяет порядок достчпа источников запроса к блокам памяти. Предпочтение отдается вычислителям с более высоким динамическим приоритетом, а п ри совпадении приоритетов первым получает доступ вычислитель с меньшим порядковым номером. Регистр 29 маски в зависимости от его содержимого (1 или О в разряде, соответствующем некоторому вычислителю) разрешает или запрещает передачу информации с шин 77 — 79 на схемы совпадения 88 — 85. Регистр маски позволяет производить разбиение общего поля

281901 памятй между вычислителями, если в этом есть необходимость. Схемы совпадения 33 — 35 управляются дешифраторами 26 — 28, что позволяет производить выборку динамического приоритета с общей шины в данный блок оперативной памяти. оегистры 36 — 88 служат для запоминания кодов динамического приоритета, поступивших от нескольких .вычислителей на время разрешения конфликта. Дешифраторы

39 — 41 преобразуют коды в позиционные представления. Разрешение конфликтов обеспечивается схемами 42 — 53 формирования сигналов разрешения конфликтов и сигналов опроса. Схемы 42 — 53 идентичны, за исключением схем 44, 47, 50 и 58, и состоят из схем

80 и 81 совпадения и инвертора 82. Схемы 44, 47, 50 и 53 содержат только схему 80 совпадения. При срабатывании одного из дешифраторов 26 — 28 на выходе схемы 70 «ИЛИ» возникает начальный импульс опроса, формируемый на шине 88. Схема 69 дифференци рования и задержки позволяет сформировать импульс опроса на шине 88 после установления потенциалов на позиционных выходах дешиф,раторов 89 — 41. Импульс опроса также может вырабатываться по сигналу конца цикла

МОЗУ, поступающего по,шине 84. Сигналом по шине 84 также производится сброс триггеров 58 — 60. Импульс опроса поступает на схемы 80 и 81 совпадения. Высокий потенциал на шине, связанной со схемой 80 схемы 51, индицирует наличие запроса высшего приоритета «С» со стороны, вычислителя № 1. Наличие высокого потенциала на шине, связанной со схемой 52, индицирует наличие запроса высшего приоритета от,вычислителя № 2.

Наличие высокого потенциала на шине, связан IQH со схемой 48, индицирует наличие запросов с приоритетом «С вЂ” 1» от вычислителя № 1 и т. д.

Б общем случае производится в соответстBHH с описаHHblivI принципом разрешения конфликтов опрос схем 42 — 53 таким образом, что вначале опраш иваются схемы, соответствующие максимальному динамическому прио ритету «С» .в порядке роста номеров вычислителей, затем приоритету «С — 1» аналогичным образом и т. д. (т. е. производится сканиро вание слева направо,и сверху вниз).

При достижении сигналом опроса одной их схем 42 — 53 он поступает на схемы 80 и 81.

Наличие высокого потенциала на шине соответствующего дешифратора приводит к прохождению сигнала опроса через схему 80 на шины 85 и 86 разрешения конфликта. Сигналом по данным шинам осуществляется установка триггеров 58 — 60 управления выдачей информации из блока памяти в шину, соответствующую обслуживаемому вычислителю, Эти же сигналы производят сброс соответствующих регистров 86 — 88 динамического приоритета. В рассматриваемой системе возможно .возникновение таких конфликтов, .когда несколько приоритетных схем различных блоков памяти вырабатывают одновременно сиг10

65 нал готовности для одного и того же вычислителя. Это происходит из-за асинхронности разрешения конфликтов в приоритетных схемах отдельных блоков памяти. Так как вычислитель связан одной шиной готовности со всеми приоритетными схемами блоков памяти, то необходимо организовать разнесение во време,ни сигналов готовности, поступающих в данный вычислитель таким образом, чтобы они могли быть им обработаны. Эту функцию выполняют К схем, идентичных схеме, изображенной на фиг. 1 (где К вЂ” количество вычислителей,в системе), Сигналы разрешения конфликтов, вырабатываемые приоритетными схемами блоков памяти и предназначенные для некоторого вычислителя, поступают на регистры, одной из схем (см. рис. 1) и одновременно через схему

11 «ИЛИ» и схему 12 задержки запускают кдущий мультивибратор 18. Время задержки выбирается большим времени прохождения сигнала опроса,,вырабатываемого мультивибратором, через вентили схемы 7 — 10. Сигнал ,опроса проходит через схемы 3 — б или 7 — 10 в зависимости от состояния триггеров 2.

Прохождение сигнала опроса через одну из схем 3 — 6 обеспечивает выработку сигнала, открывающего соответствующую схему 15—

18, что обеспечивает выдачу сигнала готовности по шине 23 в виде R старших разрядов адреса, хранимых до данного момента, времени в регистрах 19 — 22. Кдущий мультивибратор вырабатывает сигнал опроса до тех пор, пока выходными сигналами со схем 4 — 7 не будут установлены в «0» все триггеры 2. Следующий импульс опроса блокирует ждущий мультивнбратор 18.

Сигналы с выходов схем 8 — 6 поступают на схему 87 «ИЛИ» и после прохождения через схему 88 задержки поступают на шину 89, обеспечивающую сброс регистра 19. Время задержки схемы выбирается равным времени максимальной задержки между моментом поступления сигнала готовности по шине 24 в некоторый вычислитель и моментом выдачи этим вычислителем младшей части адреса, поступающей на регистр 64 через один из вентилей 65 — 67, управляемы.; регистрами 19, 24 и 25.

В схемах, используемых в системе, по не представленных отдельными чертежами вследствие их идентичности схемам (см. фиг. 1), происходит выработка сигналов по шинам 90 и 91 сброса регистров 24 и 25, причем выработка указанных сигналов производится аналогично выработке уже описанного сигнала по шине 89.

Предмет изобретения

1. Приоритетное устройство для цифровой ,вычислительной системы, содержащее регист ры, триггеры, логические схемы совпадения, :хемы «ИЛИ», дешифраторы и схемы задержки, отличающееся тем, что, с целью разрешег2819Й ния конфликтов при выдаче сигналов готовности различным блокам памяти в один и гот же источник запроса, оно содержит Р приоритетных схем блоков оперативной памяти (где P — количество блоков памяти) и К логических схем, содержащих триггеры хранения сигналов готовности блоков оперативной памяти и ждущий мультивибратор формирования сигналов опроса триггеров хранения (где К вЂ” количество вычислителей в системе), 10 причем первый .выход каждого триггера хранения сигналов готовности подключен .к первому входу первой группы схем совпадения, второй выход соединен с первым входом,второй группы схем совпадения, второй вход lS крайних левых первой и,второй групп схем совпадения подключен к ждущему мультивибратору формирования сигналов опроса триггеров хранения, второй вход каждой первой и второй групп схем совпадения (i-й при 20 отсчете слева) подключен к выходу (i 1)-й второй группы схем совпадения,,выходы первой группы схем совпадения подключены к первым входам третьей группы схем совпадения, вторые входы которых связаны с рсгист- 2S рами хранения старшей части адреса оперативной памяти, выходы третьей группы схем совпадения присоединены к шине сигнала готовности блока оперативной памяти, выход крайней правой схемы совпадения из второй ч0 группы схем совпадения подключен ко входу запрета генерации ждущего мультивибратора, вход запуска которого соединен с выходом схемы задержки, вход схемы задержки связан с первой схемой «ИЛИ», входы которой соеди- ч5 иены с шинами сигналов разрешения конфликтов, выход каждой схемы совпадения из первой группы .схем совпадения связан со .входом установки в ноль соответствующего триггера хранения. 40

2. Устройство по п. 1, отличающееся тем, что, с целью повышения гибкости системы в разрешениями конфликтов при обращении к блокам оперативной памяти в цифровой вычислительной системе с динамическим приоритетом, в нем каждая приоритетная схема блока оперативной памяти содержит схемы формирования сигналов разрешения конфликтов при обраII!енин K каждом) олоку па «яти и схемь! формирования сигналов опроса, причем выходы регистров хранения старшей части адреса через первые дешифраторы связаны с четвертой группой схем совпадения приема кодов динамического приоритета от источников запроса, выходы которых связаны - регистрами хранения динамического приоритета, выходы регистров хранения динамического. приоритета соединены со вторыми дешифраторами, выходы которых связаны с первыми входами схем формирования сигналов разрешения конфликтов и формирования сигналов опроса, причем одноименные выходы каждого второго дешифратора соединены со схемами,. образующими строку матрицы, второй вход крайней левой сверху схемы формирования связан с выходом третьей схемы «ИЛИ», первые входы всех схем формирования столбца матрицы объединены. шиной сигнала разрешения конфликта, второй выход схемы формирования .каждой строки связан со вторым входом каждой следующей справа схемы формирования, кроме крайних правых схем, схемы совпадения каждой строки подключены к соответствующим одноименным шинам второго деш ифратора, а выходы этих схем совпадения подключены ко,вторым входам крайних левых схем формирования нижележащей строки, выходы первых дешифраторов через четвертую схему «ИЛИ» и дифференцирующую цепочку связаны с первым входом третьей схемы «ИЛИ», второй вход которой подключен к шине сигнала конца цикла оперативной памяти.

Составитель А. Плащин

Редактор R. В. Семанова Техред 3, Н. Тараненко Корректор О. С. Зайцев»

Заказ 3534,113 Тираж 480 Подписное

ЦИИИПИ Комитета по делам изобретений и открытий прп Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4 5

Типография, пр. Сапунова, 2