Цифровое логическое устройство на полноточномнакопителе

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Соез Саеетских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 17. т !.1969 (№ 1338022l18-24) с присоединением заявки №

Приоритет

ЫПК Н 03k 19/16

G 061 7 00

Комитет по делам изобретений и открытий при Соеете Министрое

СССР

Опубликовано 08.Х11.1970. Бюллетень № 1 за 1971

Дата опубликования описания 18.II.1971

УД К 621.374.33:681.325.65 (088.8) Г, 1 0;::

В. М. Зуев, В. Г. Колосов и А. Г. Леонтьев

Fг..

Ленинградский политехнический институт им. M. И. Калинина

Авторы изобретения

Заявитель

ЦИФРОВОЕ ЛОГИЧЕСКОЕ УСТРОЙСТВО НА ПОЛНОТОЧНОМ

НАКОПИТЕЛЕ

Предлагаемое устройство относится к области вычислительной техники и может быть использовано в универсальных и специализированных вычислительных системах, содержащих магнитное запоминающее устройство на ферритовых парах с петлей связи между селектирующим и информационным сердечниками.

Цифровые логические устройства на магнитном накопителе известны. В этих устройствах применяются для логических преобразований магнитные накопители различных типов, так или иначе использующие при записи информации на сердечнике факт совпадения двух пли большего числа импульсов тока, подаваемых по различным шинам. Этим обстоятельством обусловливается ограниченный коэффициент селекции накопителя, а следовательно, и всего логического устройства. Ограничение коэффициента селекции, н свою очередь, обусловливает относительно узкий диапазон допустимых изменений параметров элементов накопителя, параметров импульсов записи и температуры окружающей среды.

Цель изобретения заключается в повышении коэффициента селекции при выполнении логических операций и в расширении допусков на параметры элементов и импульсов, а также допусков на температуру окружающей среды.

Эта цель достигается благодаря применению в цифровом логическом устройстве полноточного накопителя на ферритовых парах с петлей связи между селектпрующим и информационным сердечниками.

Отличие устройства заключается в использовании магнитного оперативного запоминающего устройства (ЫОЗУ) на ферритовых парах с элементами и связями, позволяющими выполнять логические операции коныонкцпи, 10 дизъюнкции, инверсии в одном плп нескольких адресах запоминающего устройсгва прп записи информации. Нововвед< нные связи II элементы позволяют выполнять логlIческие операции при воздействии в момент записи IIa

15 информационный сердечник одного полного тока. ЫОЗУ строится по системе с линейной выборкой. I(адресной шине, проходящей через селектирующпе сердечники одного адреса, подсоединяется нереверсивньш формирователь;

20 к адресной шине, проходящей через информационные сердечники одного адреса. также подсоединяется нереверсивный формирователь.

Формирователи, подсоединенные к адресным шинам, могут возбуждаться в произвольном

25 сочеташш импульсами, подаваемыми иа пх входы пз управляющего устройства. Выполнение той илп иной логической операции в любом адресе определяется моментом возбуждения адресных формирователей относительно

30 импульсов прямого пли обратного кода H,I раз289514

10 рядных шинах записи, объединяющих селектирующие сердечники одного разряда всех адресов.

Регистр регенерации устройства имеет выход прямого и обратного значения записываемого кода. Выходы прямого значения кода через управляющий ключ подсоединяются ко входам формирователей разрядных токов записи, выходы обратного значения кода также через свой управляющий ключ подсоединяются ко входам тех же формирователей. Открьггие того или иного управляющего разрядного ключа определяется импульсами на пх входах, подсоединенных к выходам управляющего устроистиа. Различные сочетания возбужденшя адресных формирователей и управляющих ключей и определяют выполняемую логическую операцию в одном или нескольких адресах накопителя. 11ри этом операции, выполненные в разных адресах, могут быть различными.

11ри выполнении логической операции одновременно над массивом слов с большим числом адресов, с целью экономии адресных формировагелеи, вводится общая адресная шина, проходящая через селектирующие сердечники всех адресов массива. К нововведеннои общей шине подсоединяется выход формирователя импульса, перемагничивающего селектирующие сердечники с разрушением информации; к этои же шине подсоединяется выход формирователя импульса, перемагничивающего селектирующие сердечники без разрушения информации. Ьозоуждение формирователеи общеи адресной шины в различные моменты времени определяет выполняемую логическую операцию над всеми словами одного или нескольких массивов одновременно.

На фиг. 1, а представлен один адрес полноточного МОЗУ на ферритовых парах; на фиг. 1, б, в, г приводятся временные диаграммы работы адреса в режиме считывания с регенерацией и выполнения логических функций; на фиг. 2 приведено предложенное цифровое логическое устройство на полноточном МОЗУ.

Адрес 1 полноточного МОЗУ (накопителя) предполагает линейную организацию выборки и содержит количество ферритовых пар по числу разрядов. Каждая пара состоит из селектирующего сердечника 2 и информационного сердечника 8, соединенных между собой петлей связи 4. Через все селектирующие сердечники 2 одного адреса проходит адресная шина 5, а через информационные сердечники — адресная шина б. Через селектирующие сердечники 2 проходит разрядная шина записи 7, а через информационные сердечники— разрядная шина чтения 8. Шины 7 и 8 объединяют, соответственно, селектирующие и информационные сердечники одного разряда всех адресов накопителя. Разрядные шины чтения

8 подсоединяются ко входам усилителей чтения 9 (cM. фиг. 2), выход каждого усилителя чтения подсоединен ко входу триггера 10 регистра регенерации; выходы 11 прямого значе20

65 нпя кода регистра регенерации через входы разрядных формирователей записи 12 поступают па вход разрядного управляющего ключа 18; выходы 14 обратного значения кода регистра регенерации через входы разрядных формирователей записи 12 поступают на вход р;.,зрядпого управляющего ключа 15.

Выходы разрядных формирователей записи

12 подсоединяются к разрядным шинам записи 7 накопителя. Шины 7 и 8 накопителя на фпг. 2 показаны лишь в одном адресе; через все остальные адреса накопителя шины 7 и 8 проходят аналогично, последовательно объединяя селсктпрующие и информационные серденники одного разряда всех адресов. К адресной шине 5 подсоединяется выход нереверспвпого адресного формирователя 16, к адресной шине б подсоединяется выход нереверсивного адресного формирователя 17.

Вход формирователя 16 подсоединен к выходу 18 управляющего устройства 19; вход формирователя 17 подсоединен к выходу 20 управляющего устройства 19. Помимо выходов адресных формирователей 16 и 17 адресные шины 5 и б накопителя подсоединяются к выходам дешифратора адреса 21. Запускающий вход управляющего ключа 13 подсоединен к выходу 22 управляющего устройства 19; запускающий вход ключа 15 — к выходу 28 управляющего устройства 19. Шина 24 проходит через селектирующие сердечники группы адресов накопителя и подсоединяется к выходам нереверсивных формирователей 25 и 26.

Входы формирователей 25 и 26 подсоединены соответственно к выходам 27 и 28 управляющего устройства 19.

Для пояснения работы предложенного цифрового логического устройства рассматриваются способы выполнения логических функций непосредственно в адресе полноточного магнитного накопителя, представленного на фиг. 1, а.

Реализация способов выполнения логических функций в накопителе требует введения новых элементов и связей, совокупность которых и определяет новизну предложенного логического устройства.

На фиг. 1, б и В показаны временные диаграммы адресных и разрядных токов в режиме считывания и регенерации МОЗУ на ферритовых парах. При этом возможно выполнение логпческих операций в адресах накопителя.

Диаграмма на фиг. 1, б предполагает использование двух переверсивных дешифраторов, каждый с числом выходов, равным числу адресов накопителя. Выходы одного дешифратора подсоединены к адресным шинам 5 через селектирующие сердечники; выходы другого к адресным шинам б через информационные сердечники. Импульс тока 1, направляется в такт считывания в шину 5 выбранного адреса, при этом происходит перемагничивание се лектирующих сердечников 2 и по петле связи информационных сердечников 8. Сигнал с разрядных шин 8 поступает на усилители чтения.

28;35 l 4

20 г5

Регенерация или запись информации f выбранный адрес осуществляется за два такта:

1-й и 2-й. В 1-й такт записи по разрядным ILèнам 7 поступает обратный код записываемого числа; в соответствующих разрядах выбранного адреса происходит перемагничивание селектпрующих сердечников, при этом информационные сердечники не перемагничиваются ввиду их импульсного смещения током I no шине б от второго дешифратора. Во 2-й такт записи по шинам 7 поступает прямой код записываемого числа. перемагничивая оставшиеся селектирующие сердечники и vo гетле связи — информационные, записывая в них единицы.

Диаграмма на фиг. 1, b предчолаг"-ет ffcпользование одного нереверсивного дешифртора с числом выходов равным числу ад есов

При этом шины 5 и б соединяются последовательно и подсоединяются к выходам дешифратора. Импульс 1, и 1„в этом случае один и тот же. Длительность его такова, что он практически перекрывает весь 1-й такт записи Импульс 1р по разрядным шинам 7 в 1-й такт записи превосходит I, и 1„, так что селектирхющие сердечники перемагничиваются в соответствии с обратным кодом записываемого числа. Информационные сердечники при этом находятся под воздействием импульсного смещения (I„ I ) и не перемагничиваются Во

2-й такт записи импульсами Iр прямого кода записываемого числа перемагничиваются оставшиеся селектирующие сердечникп 2 и по петле связи 4 — информационные сердечники

8. В них оказывается записанной единица.

Поступление импульсов обратного и прямого кода в 1-й и 2-й такты записи обеспечивается связями 11 и 14, коммутируемым управляющими разрядными ключами 18 и 15. Открытие ключей 18 и 15 определяется сигналами от управляющего устройства 19 по связям

22 или 28. При открытии ключа 18 на разрядные шины 7 поступает прямой код числа, при открытии ключа 15 — обратный код числа.

В предложенном устройстве возможно выполнение операций инверсии, дизъюнкции («ИЛИ») и конъюнкции («И») в одном или нескольких адресах. Выполнение всех операций происходит в 1-ом и 2-ом тактах записи.

Способы выполнения этих операций одинаковы для случая фиг. 1, б и 1, b.

Операция инверсии осуществляется за счет изменения порядка следования обратного и прямого кода записи в 1-ом и 2-ом тактах записи. Если в 1-й такт записи открывать ключ 18, а во 2-й такт записи — ключ 15, то в выбранной ячейке окажется записанным обратный код считанного числа. В случае, если это записываемое число является аргументом для выполнения операций «И», «ИЛИ», то операции будут производится над обратным кодом считанного из определенного адреса числа.

Операция «ИЛИ» выполняется над словом а;, хранящимся в ячейке, и словом b;, предва30

65 рительно считанным с другого адреса. При этом ячейки, в которых производится операция «ИЛИ», в такт считывания не опрашиваются. Выполнение этой операции показано на фпг. 1. г. В 1-й такт записи в адресные шины 5 нужных адресов подается импульс 1,.

3ТоТ импульс по длительности и амплитуде перекрывается импульсом 1р на шинах 7. В случае, если в данном разряде в 1-ом такте заf ncH H3 шине 7 0Tcx TcTH ет имидж Ibc Ip, To импульс I, перемагничивает селектпрующпй сердечник и vo петле связи ппформационныш сердечник (последнее не обязательно). Если 1р г исутствует в 1-ом такте записи. то селектп: ую f пй сердечник пе перемагничивается. будучи смещен этим импульсом Во 2-ом такте пси в обпатн"м Hni рa,,iåøø по крутому

" астку чгямоугольпои петли гистерезпса буд; т иерем: .нпчпваться те сердечники. которые в !-ом такте Hene rafnffi ffлпсь током 1,, ":аппсывая ..pff этом на информационные сердечники единицы. Таким образом, на информационных сердечника.; окажется записанной информация, соответствующая а,, b,, если в 1-ом такте записи был открыт ключ 15, а во

2-ом такте записи — ключ 18: или — a< Х/ 6,, если в 1-ом такте записи открыт ключ 18, а во

2-ом — ключ 15.

Операция «И» также может быть выполнена в адресе накопителя согласно фпг. 1, г.

Для этого импульс I, по шине 5 подается во

2-й такт записи. Те информационные сердечники данного адреса, в разрядах которых отсутствует ток 1р, во 2-й такт записи оказываются установленными в состояние О. Таким образом, после 2-го такта заппси на информационных сердечниках оказывается записанной информация, соответствующая а /Х b<, если во 2-ом такте записи открыт ключ 18, или а, Л, b, если во 2-ом такте записи открыт ключ 15. Заметпм, однако, что при этом часть сел ектирующих сердечников данного адреса остается во «взведенном» состоянии. Поэтому в очередной цикл обращения следует провести обычное считывание и регенерацию данного адреса. Тогда а,/Х, b, (или a,/ b,) окажется вновь записанным на его информационные сердечники, а кроме того, поступая по разрядным шинам 7 в 1-й и 2-й такты записи, может быть использовано как аргумент при выполнении очередных логических преобразований.

Заметим, что во всех рассмотренных способах сохранен принцип полноточности при записи информации в адрес накопителя. Индивидуальный выбор адресов, в которых производятся логические операции в произвольном их сочетании, производится нер евер сивными ключами lб и 17, подсоединенными отдельно к шинам 5 и б адреса накопителя. Эти соединения совместно со связями 11, 14, ключами

18, 15 обеспечивают возможность выполнения функционально полного набора логических операций в одном или группе адресов предло289514 женпого логического устройства. При этом устройство является полезным ввиду преимуществ, приобретаемых в результате записи информации в накопитель с помощью одного полного тока по петле связи 4.

Заметим, что ключи 1б, 17 могут быть подсоединены лишь к необходимой части адресов накопителя, ко всем же адресным шинам 5 и б может быть подключен своими выходами дешифратор 21, необходимый для функционирования устройства в режиме МОЗУ.

В тех же случаях, если необходимо выполнять одинаковые логические преобразования одновременно в группе адресов накопителя при большом числе этих адресов, т. е. обрабатывать большие массивы информации по одинаковому алгоритму, более экономичным является выполнение логических операций в этой группе адресов с помощью новой шины 24, объединяющей все селектирующие сердечники адресов указанной группы. Тогда любые из указанных выше операций могут быть выполнены одновременно согласно диаграмме на фиг. 1, 2. Для этого импульс (от нереверсивного формирователя 25 проходит по шине 24, общей для всех адресов группы.

Возбуждение этого импульса в 1-й пли 2-й такт записи определяет (совместно с ключами

13, 15) логическую операцию, выполняемую в массиве адресов. Так как при выполнении операции конъюкции часть селектирующих сердечников остается во «взведенном» состоянии, что недопустимо, то вслед за формирователем

25 запускается нереверсивный формирователь

26. Амплитуда и длительность этого импульса такова, что он осуществляет полное перемагничпванпе селектирующих сердечников при токе в петле связи 4 гораздо меньшем тока, соответствующего коэрцитивной силе информационного сердечника 8, т. е. происходит перемагничпванпе селектирующих сердечников без разрушения информации на информационных сердечниках. Полярность импульса формирователя 25 обратна полярности импульса формирователя 25.

Предмет изобретения

1. Цифровое логическое устройство на полноточном накопителе, содержащее ферритовые пары с петлей связи между селектирующим и информационным сердечниками, усилители чтения, регистр регенерации, формирователи разрядных токов записи, разрядные управляющие ключи, дешифратор адреса и управляют щее устройство, отлича)ощееая от известных тем, что, с целью расширения допусков на параметры элементов, тактовых импульсов и температуру окружающей среды, селектирующие и информационные сердечники одного

1S адреса охвачены соответственно двумя адресными шинами, подсоединенными к выходам нереверсивных формирователей тока, входы которых подключены к выходу управляющего устройства; выходы прямого и обратного кода

20 регистра регенерации через входы запуска соответствующих формирователей разрядных токов записи подключены к управляющим ключам, входы которых соединены с выходом управляющего устройства; выходы дешифратора

25 подключены к адресным шинам селектирующих и информационных сердечников, 2. Устройство по и. 1, отлича ои1ееся от известных тем, что, с целью выполнения логических операций одновременно в группе из п

30 адресов полноточпого накопителя, в нем добавляется общая для массива из и адресов шина, охватывающая селектирующие сердечники всех п адресов массива и подсоединенная к выходу нереверсивного фор3Ь мирователя импульса тока, перемагничпвающего селектирующпе сердечники в одном направлении с изменением состояния информационных сердечников, а также к выходу нереверсивного формирователя импульса

10 тока, перемагничивающего селектирующие сердечники в противоположном направлении без изменения состояния информационных сердечников; входы обоих формирователей подсоединены к выходам управляющего уст45 ройства.

289514 г7

1 к1

l"

L! 1 !

1 !

1 !! 1! !1

/ "ma«n с /и ааиси.Г ыамп записи

/ п а iи "Iliтлiic / ,stiiyÄñè ), или c!i (1

1 !..

Г . 3ф

/и

//,/с!

i/o(i) //ЛН

// ./с

Я г !

Редактор И. Г. Карпас

Изд. ¹ 70 Заказ 123/11 Тираж 480 Подписное

ЦНИИПИ Комитета по делам изобретений и о крытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2

Ic

o-— х — !

1

/;, Я вЂ” (- t

)! 1 !

1 11! — Ъ- — 4 r

Составитель Ю. Д. Розенталь

Техред Т. П. Курилко Корректор Т. А. Уманец