Схема контроля правильности записи числа в регистре

 

О П И С А Н И Е 296109

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Содиалистических

Республик

Зависимое от авт. свидетельства ¹

МПК G 061 11/00

Заявлено 08.Х11.1968 (№ t288782/18-24) с присоединением заявки ¹

Приоритет

Опубликовано 12.11.1971. Бюллетсш, № 8

Дата опубликования ozz! .canия 26.III.! 971

Комитет по лелем изобретений и открытий при Совете Мииистрое

СССР

УДК 681.327.17(088.8) Авторы изобретения

А. И. Филиппенко, А. С. Данков и Я. М. Бакасхемник—

ЖВ@ВФЮЭт» и

Специальное конструкторское бюро «Цветметавтомат<йкач»

Ф т - »

Заявитель

СХЕМА КОНТРОЛЯ ПРАВИЛЬНОСТИ ЗАПИСИ

ЧИСЛА В РЕГИСТРЕ

Предлагаемое изобретение относится к области вычислительной техники и может быть использовано в цифровых вычислительных устройствах, в частности в запоминающих, арифметических и других устройствах, где осуществляется прием, хранение и выдача кодированных чисел.

Известны схемы контроля правильности записи числа в регистре, содержащие регистр и логические элементы «И» и «ИЛИ».

Целью изобретения является упрощение схемы контроля правильности записи числа в регистре и увеличение надежности ее функционирования.

Предлагаемое устройство отличается тем, что посредством логических схем «И», «ИЛИ» и времязадерживающих цепочек производится сравнение ка>кдого разряда числа, поступающего на вход регистра, с соответствующим разрядом числа, записанного на фиксирующих элементах регистра, например триггерах, и при наличии несоответствия между ними схема вырабатывает сигнал неисправности регистра или сбоя при записи в него числа. Это позволяет достигнуть поставленную цель.

Блок-схема предлагаемого устройства показана на чертеже.

Кодированное число поступает на вход при"мника регистра 1, с которого через распределитель разрядов 2 поступает на соответствуюшие фиксаторы разрядов, в качестве которых использованы, например, триггеры

3, 4, ..., п.,Другие входы этих триггеров используются для приведения регистра в нулевое состояние путем подачи сигнала «Сброс».

Инверсные выходы триггеров подключены ко входам соответствующих схем «И»: п+ 1, п+2, ..., m, а другие входы этих же схем

«И» подключены параллельно входам соответ10 ствуюших триггеров, которые, в свою очередь, подключены к распределителю разрядов. Сигналы на выходах схем «И» zz — 1, zz+2, ..., т появляются только в случае несоответствия записанного в данном триггере разряда и сигнала. поданного на вход этого >ке триггера с распределителя разрядов. С выходов схем и+1, и+2, ..., и сигналы поступают на соответствующие входы других схем «È» т+ 1, т+2, ..., /г, на вторые входы которых поступают сигналы через времязадерживающие цепочки /г+1, /г — 2, ..., l с выходов распределителя разрядов, т. е. входы времязадерживающих цепочек подключены параллельно входам соответствующих им триггеров. Врезтязадерживаютцие цепочки обеспечивают подачу сигналов на схемы «И» т+1, пт- -2...., /z со сдвигом во времени, для предотвращения ложных срабатываний схемы в момент переключения триггеров (фиксаторов разрядов)

30 3, 4, ..., zz при вводе числа в регистр. Выходы

296109

Предмет изобретения

Составитель Е. И. Иванеева

Тсхред Т. П. Курилко Корректор О. М. Ковалева

Редактор Б. С. Нанкина

Заказ 745i9 Изд. № 329 Тираж 473 Подписное

ЦЕЕИИПИ Когиитста по делам изооретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4, 5

Типография, пр. Сапунова, 2 схем «И» т+1, ..., /г подключены к схеме

«ИЛИ» д. При несоответствии между записанным сигналом в любом триггере 3, 4, ..., и и сигналом, поступившим на его вход с распределителя разрядов, на выходе схемы

«ИЛИ» появится сигнал сбоя в раоотс регистра.

Схема контроля правильности записи еисла в регистре, содержащая регистр, распределитель р азрядов, логические элементы «И», «ИЛИ» и линии задержки, отлпчаюцаяся тем, что, с целью упрощения схемы и увеличения надежности ос p360Tbl, инверсный BbIxog l HiKдого триггера фиксации разряда регистра подключен ко входу первой схемы «И», другой вход которой соединен со входом триггера, выходом распределителя разрядов и со входом соответствующей линии задержки, выход первой схемы «И» подключен ко входу второй схемы «И», другой вход которой соединен с выходом соответствующей пинии задержки, выходы вторых схем «И» соединены со входами схемы «ИЛИ», выход которой соединен с шиной сигнала несоответствия записываемого и записанного числа в регистре.