Устройство для анализа псевдослучайных тестовых последовательностей

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

328469

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства М

Заявлено 09.VI.1970 (М 1449202 18-24) с присоединением заявки М

Приоритет

Опубликовано 02 11.1972. Бюллетень № 6

Дата опубликования описания 27 III 1972

Ч, 1л, G 0И 15 30

Комитет по делам нзооретеиий и открытий при Совете Министров

СССР

УДК 681.3:519.2 (088.8) Авторы изобретения

Д. Л. Тих

Заявитель

УСТРОЙСТВО ДЛЯ АНАЛИЗА ПСЕВДОСЛУЧАЙНЬ1Х ТЕСТОВЫХ

ПОСЛЕДОВАТЕЛЬНОСТЕЙ

Предлагаемое устройство относится к области контрольно-измерительной техники и может быть использовано для контроля и статистического анализа параметров двоичных каналов и каналов передачи данных.

Принцип построения приборов тестового контроля, к которым относится предлагаемое устройство анализа, заключается в следую1цем. Устройство псевдослучайных тестовых последовательностей помещают на приемном конце исследуемого канала. На передающем конце работает датчик испытательного теста.

Датчик и устройство анализа теста содержат сфазироваппые по циклу рскуррентпого кода кольцевые регистры с логической обратной связью, с помощью которых вырабатывается и анализируется тест.

Известны устройства для анализа псевдослучайных тестовых последовательностей, содержащие кольцевой регистр рекуррентного кода, полусумматоры, делители частоты, триггеры, логические схемы «И», «ИЛИ». Однако эти устройства не обеспечивают эффективного анализа псевдослучайных тестовых последовательностей.

В предлагаемом устройстве с целью повыщения эффективности работы при одновременном упрощении конструкции, используются сигналы, характеризующие состояние канала связи в течение длительности каждого информационного импульса. Подооныс сигналы формируются устроиствами оценки качества сигнала (устройствами формирования сигналов стирания) . В предлагаемом устройстве сиг5 налы качества используются для разретнения или запрещения подачи на вход соответствующего счетчика импульсов сбоев.

На фиг. 1 дана функциональная схема устройства анализа псевдослучайных тестовых

10 последовательностей; на фиг. 2 — диаграммы, пояспяющие работу в режиме фазирования устройства; на фиг. 3 — диаграммы, поясняющие работу в режиме анализа.

Устройство для анализа пссвдослучай ых

15 тестовых последовательностей содержит следующие oclloBHblc элементы: схемы «И» 1 и 2, подключенные через схему «1IЛИ» 8 к регистру сдвига 4; схемы «запрет равно".íà÷íîñòè» (полусумматоры) 5 и 6, причем входы схемы 5

20 подключены к регистру сдвига 4, а выход схемы подключен к схеме «И» 1 и к выходу полусумматора 6. Второй вход полусумматора подключен к входу 1 устройства, на который поступает анализируемый тест. Вход II уст25 ройства, на который поступает сигнал оценки качества сигнала, подключен ко входу схемы

«ИЛИ» 7 и через инвертор 8 к схеме «ИЛИ»

9. Второй вход схемы «ИЛИ» 7 подключен через ннвертор 10 к выходу полусумматора 6, 30 а также на вход схемы «ИЛИ» 9. Выход схе328469

40

3 мы «ИЛИ» 7 через инвертор 11 подключен на вход схемы «И» 12, второи,вход которой и третий вход схемы «И» 9 подключены к выходам управляющего триггера 18, Последний подключен также к вторым входам схем

«ИЛИ» 12. Выходы схем «ИЛИ» 9 и l2 через схему «ИЛИ» 14 подключены на вход делителя частоты 15, выступающего в роли счетчика импульсов. Шина, сброса делителя частоты в исходное состояние подключена на вход делителя частоты 16, представляющая счетчик времени. Вход блока l6 подключен к входу гП устройства, на который поступает тактовая частота, Делитель частоты 15 через дешифраторы 17 и 18 подключен ко входам управляющего триггера Ы, один из выходов последнего подключен к выходу iV устройства анализа теста, с которого снимаются сигналы на счетчик расфазировок. Выходы инверторов

Ю и 11 подключены соответственно к выходам и Vi устройства, с которых снимаются сигналы на счетчик сооев и счетчик всех ошибок (ошибок из-за неисправности канала и ошиоок из-за расфазировки датчика испытательно, о еста).

J5 режиме фазированпя (см. фиг. 2) анализируемый тест поступает через схемы «И» 2, «ИЛИ» 8 на регистр сдвига . Обратная связь регистра с выхода схемы полусумматора 5 разомкнута за счет подачи запрещающего сигнала с вы;ода управляющего триггера 18 на схему «И» 1. Кроме того, анализируемый тест поступает на один из входов полусумматора б.

Регистр 4 и схемы «запрет равнозначности» 5 и Ь проверяют анализируемый тест на подчинение закону формирования рекуррентного кода. Если входной тест удовлетворяет данному закону и:происходит заполнение регистра принимаемым тестом, то на выходе полусумматора б появляются импульсы (сигналы отрицательного потенциала) . Указанные импульсы через последовательно подключенный цнвертор

10, схему «ИЛИ» 7 (см. фиг. 2,в), инвертор ll, схему «И» 12 и схему «ИЛИ» 14 поступают на делитель частоты 15, При этом, если на какомнибудь такте анализируемого теста на вход II (см. фиг. 2,б), подключенный к устройству оценки качества сигнала, поступит сигнал, определяющий ошибку в передаваемом тесте, то со входа II на схему «ИЛИ» 7 будет подан сигнал, запирающий прохождение импульса с полусумматора б с указанным тактом на делитель частоты 15 (см. фиг. 2,г). Делитель частоты 15 сбрасывается в исходное положение от импульса, снимаемого с делителя частоты

16, на вход которого поступает тактовая частота. Импульс с делителя частоты 15 через дешифратор 18 поступает на управляющий триггер 18 и вызывает его срабатывание (см. фиг. 2,д). Время появления импульса, поступающего с делителя частоты 15 на дешифратор 18 и импульса сброса на выходе делителя частоты 16 определяется разрядностью рекуррентного теста и длительностью анализируемых комбинаций теста.

При срабатывании управляющего триггера 18 устройство анализа теста переходит из режима фазирования в режим анализа теста.

Рассмотрим работу устройства в режиме анализа теста (см. фиг. 3). В данном режиме регистр 4 замкнут в кольцо посредством обратной связи через схему «И» 1 (схема «И» 2 закрыта сигналом «плюс», поступающим с выхода управляющего триггера 18 и тест с входа 1 на регистр 4 не поступает). Регистр 4, схема «запрет равнозначности» 5 и схема

«И» 1 образуют датчик рекуррентного кода, фаза которого на выходе полусумматора 5 совпадает с фазой входного теста, Анализируемый тест поступает с входа 1 на полусумматор б, на второй вход которого поступает рекуррентный код с выхода полусумматора 5.

Каждая ошибка в анализируемом тесте фиксируется на выходе инвертора 10 (см. фиг. З,е), подключенного к выходу 11 устройства анализа теста. В процессе передачи исследуемого теста возможно наступление расфазировки.

Зто должно привести к возвращению устройства анализа в режим фазирования и осуществляется .следующим способом. При появлении на выходе полусумматора б (при соответствующем такте анализируемого теста) сигнала ошибки и отсутствии ошибки в канале связи (положительный потенциал на входе II— фиг. З,б) через схему «И» 9 и последовательно подключенную к ней схему «ИЛИ» 14 поступит импульс на вход делителя частоты 15 (см. фиг. З,г). При заданном количестве таких импульсов через дешифратор 17 поступает сигнал на вход управляющего триггера И, вызывая его срабатывание (см. фиг. З,д) и тем самым вызывая переход из режима анализа в режим фазирования.

Предмет изобретения

Устройство для анализа псевдослучайных тестовых последовательностей, содержащее кольцевой регистр рекуррентного кода, полусумматоры, делители частоты, управляющий триггер, схемы «И», «ИЛИ», инверторы, отличаюи ееся тем, что, с целью повышения эффективности анализа псевдослучайных тестовых последовательностей, один из входов первой схемы «ИЛИ» подключен к входу первой схемы «И», а также через инвертор к выходу первого полусумматора, другой вход схемы:

«ИЛИ» подключен к входной клемме устройства, а также через второй инвертор к другому входу первой схемы «И», выход первой схемы

«ИЛИ» подключен через третий инвертор ко входу второй схемы «И», третий вход первой схемы «И» и второй вход второй схемы «И» подключены к выходам управляющего триггера, выходы первой и второй схем И» подключены через вторую схему «ИЛИ» ко,входу первого делителя частоты, подключенного через дешифраторы к входам управляющего триггера, выходы которого подключены к пер328469

4 иг. I вым входам третьей и четвертой схем «И», .второй вход третьей схемы «И» подключен к выходу второго полусумматора, соединенного с одним из входов первого полусумматора, второй вход которого соединен со вторым вхо7 д

15 дом четвертой схемы «И» и с другой входной клеммой устройства, а шина сброса первого делителя частоты — подключена к выходу второго делителя частоты, соединенного с источ5 ником тактовых импульсов.

328469

Фгв Я

Редактор Е. Гончар

Корректор Т. Гревцова

Заказ 667/18 Изд. № 173 Тираж 448 Подписное

Е(НИИПИ Комитета по делам изобретснпй и открытий при Совете Министров СССР

Москва, 7К 35, Раушская наб., д. 4/5

Тппограсрия, пр. Сапунова, 2

v д

Составитель И. Шелппова

Текрсд T. Ускова