Устройство приоритета

 

368603

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советокнз

Соцналнотичеонил

Республик.

Зависимое от авт. свидетельства №

Заявлено 12.IV.1971 (№ 1646962/18-24) М. Кл. G 06f 9!IS с присоединением заявки №

Приоритет

Опубликовано 26.1.1973. Бюллетень № 9

Дата опубликования описания 2.IV.1973

Комитет по делам изобретений и отнрмтии прн Совете 1линиотрое

СССР

УДК 681.326.34 (088.8) Авторы изобретения Н. П. Вашкевич, Б. Г. Хмелевской, Ю, М. Макаров и А, А. Чепурнов

Пензенский политехнический институт

Заявитель

УСТРОЙСТВО ПРИОРИТЕТА

Предлагаемое устройство относится к области вычислительной техники и может быть использовано в специализированных цифровых вычислительных машинах и устройствах дискретной автоматики.

Известны устройства для определения приоритетности управляющих сигналов, которые содержат триггерные регистры, схемы сборки, схемы совпадения и инверторы.

Втаки,х устройствах обслуживание запросов осуществляется по сигналам из устройства управления цифровых вычислительных машин.

Цель изобретения заключается в создании устройства приоритета с синхронизацией работы устройства по самим сигналам «Заявок», если вероятность их одновременного прихода по каналам очень мала.

В предлагаемом устройстве приоритета эта цель достигается тем, что единичный выход триггера каждого п-го разряда входного запоминающего регистра соединен с первым входом схемы «И» данного п-го разряда, число входов которой равно числу разрядов N, а нулевой выход триггера каждого п-го разряда входного запоминающего регистра соединен с (n+1)-ми входами схем «И» всех последующих N — nразрядов,,и (п+1)-е входы схем

«И» каждого и-го и всех предшествующих разрядов объединены и подключены к нулевому выходу трйггера (п+1)-го разряда выходного запоминающего регистра, единичный вход которого соединен с выходом схемы «И» своего (n+1)-го разряда.

На чертеже представлена блок-схема предлагаемого (восьмиразрядного) устройства.

Устройство содержит шины 1 — 8, по которым поступают сигналы «Заявок», шину общего сброса 9, триггеры 10 — 17 входного за10 поминающего Л -разрядного регистра, схемы

«И» 18 — 25, триггеры 2б — 88 выходного запоминающего Л -разрядного регистра, выходную шину 34, схему «ИЛИ» 35, шины 8б — 48, по которым поступают сигналы приоритера, ши15 ны 44 — 51, по которым из устройства управления поступают сигналы сброса.

Сигналы «Заявок» поступают по шинам 1—

8 на единичные входы триггеров 10 — 17. Общий сброс входного и выходного запоминаю20 щих регистров производится по шине 9 (шине сброса триггеров 10 — 17, 2б — 33) . Входной запоминающий регистр выполнен на триггерах 10 — 17. Единичные выходы триггеров

10 — 17 каждого разряда входного запомипаю2S щего регистра подаются на первый вход схем

«И» 18 — 25 каждого разряда соответственно, а нулевые выходы триггеров 10 — lб соединены со вторыми, третьими и т. д. соответственно входами схем «И» 19 — 25 последующих

30 (менее приоритетных) разрядсв.

368603

3

Выходы схем «И» 18 — 25 каждого разряда соединены с единичными входами триггеров

26 — 38 каждого разряда выходного запоминающего регистра соответственно. Нулевые выходы триггеров 27 — 88 каждого разряда выходного запоминающего регистра соединены со вторыми, третьими и т. д. соответствен но входами схем «И» 18 — 24 всех предыдущих (более приоритетных) разрядов. С единичных выходов триггеров 26 — 83 каждого разряда выходного запоминающего регистра в устройство управления выдаются по шинам 86 — 43 соответственно сигналы приоритета одного из каналов в данный момент времени. Одновременно по шине 84 с выхода схема «ИЛИ» 85 в устройство управления выдается сигнал о том, что необходимо принять заявку наиболее приоритетного канала на исполнение, Входы схемы «ИЛИ» 35 соединены с единичными выходами триггеров 26 — 88 каждого разряда выходного запоминающего регистра. По шинам 44 — 51 из устройства управления поступают сигналы сброса триггера 10 — 17, 26 — 88 каждого разряда входного и выходного запоминающих регистров, свидетельствующие об окончании обслуживания «Заявки» по каждому каналу, наиболее приоритетному в данный момент времени.

Устройство работает следующим образом.

После включения питания все триггеры входного и выходного запоминающих регистров устанавливаются в исходное (нулевое) состояние положительными сигналами по шине 9, После этого устройство готово к работе.

При поступлении положительных импульсных сигналов «Заявок», например, от двух абонентов по шинам 8 и 5 триггеры 12 и 14 входного запоминающего регистра устанавливаются в единичное состояние. Отрицательный сигнал с единичного выхода триггера 12 открывает по первому входу схему «И» 20, по второму и третьему входу схема совпадения

20 открыта отрицательными сигналами с нулевых выходов триггеров 10 и 11 соответственно. По остальным пяти входам схема

«И» 20 открыта отрицательными сигналами с нулевых выходов триггеров 29 — 88 выходного запоминающего регистра. Положительный сигнал с нулевого выхода триггера 12 входного запоминающего регистра закрывает по четвертому входу схемы «И» 21 — 25 менее приоритетных разрядов блокируя выдачу отрицательного сигнала «Заявки» с единичного выхода триггера 14 входного запоминающего регистра на триггер 80 выходного запоминающего регистра. Положительный сигнал с

35 едннстЬенно открытой в данный момент времени схемы «И» 20 поступает на единичный вход триггера 28 выходного запоминающего регистра и переводит последний в единичное состояние.

Отрицательный сигнал с единичного выхода триггера 28 выходного запоминающего регистра поступает по шине 88 в устройство управления, свидетельствуя о том, что по данному каналу пришла «Заявка», Одновременно отрицательный сигнал с едини ного выхода триггера 28 проходит схему «ИЛИ» 85 и поступает по шине 84 в устройство управления, свидетельствуя о том, что необходимо принять «Заявку» на обслуживание. В тот же самый момент времени положительный сигнал с нулевого выхода триггера 28 выходного запоминающего регистра дополнительно закрывает схемы «И» 18 и 19.

По шине 46 после обслуживания «Заявки» по данному каналу из устройства управления поступает положительный сигнал сброса триггеров 12 и 28. В результате с нулевого выхода триггера 12 входного запоминающего регистра на схемы «И» 21 — 25 приоритетных разрядов поступает разрешающий отрицательный уровень. В результате открывается схема «И» 22. При этом цикл работы устройства приоритета совместно с устройством управления, аналогичен предшествующему за исключением того, что теперь на исполнение устройством выдается менее приоритетный сигнал по шине 40.

При приходе других сигналов работы устройства для определения приоритетности сигналов и его взаимодействие с устройством управления аналогичны.

Предмет изобретения

Устройство приоритета, содержащее входной и выходной триггерные запоминающие

N-разрядные регистры, схемы «И» и схему

«ИЛИ», отличающееся тем, что, с целью сокращения оборудования и повышения быстродействия, единичный выход триггера каждого и-го разряда входного запоминающего регистра соединен с первым входом схемы

«И» п-го разряда, а нулевой выход триггера каждого п-го разряда входного запоминающего регистра соединен с (п+1)-ми входами схем «И» всех последующих (N — и) разрядов, и (и+1) -е входы схем «И» каждого

n-ro и всех предыдущих разрядов подключены к нулевому выходу триггера (и+1) -ro разряда выходного запоминающего регистра, единичный вход которого соединен с выходом схемы «И» (n+I)-го разряда.

368603

Редактор Л. Утехина

Заказ 615/11 Изд.. ге 187 Тираж 647 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, хК-35, Раугиская наб., д. 1(5

Типография, пр. Сапунова, 2

Составитель В. Орлова

Техред Т. Миронова

Корректоры: Е. Денисова и Е. Талалаева