•рсесо-эзна^^г •^'•2[[т].0- г;:^^':г^:;пт

 

О П И С А Н И Е 369707

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союа Соаатских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 28.XII.1970 (№ 1608630/26-9) с присоединением заявки №

М. Кл. Н 03k 13/185

Приоритет

Комитет по делам иаобретеиий и открытий при Совете Министров

СССР

Опубликовано 08Л1.1973. Бюллетень № 10

Дата опубликования описания 23.IV.1973 ДЕ. 681.325(088.8)Авторы изобретения

В. М. Кирпичников и Э. П. Макаров

Заявитель

Уральский ордена Трудового Красного Знамени политехнический институт им. С. М. Кирова

АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ

Изобретение относится к области вычислительной, измерительной техники.

Известен аналого-цифровой преобразователь, содержащий в каждом разряде схему сравнения, триггер, схемы «ИЛИ», входы которых соединены с выходами схемы сравнения старшего разряда и с выходами схем «И» предыдущих разрядов, а выходы подключены ко входам триггера, схемы «И», соединенные с выходами триггера, цифровые, управляемые сопротивления и ключи, подключенные к выходам триггеров предыдущих разрядов.

Известное устройство имеет недостаточное быстродействие и недостаточно высокую точность преобразования.

С целью повышения быстродействия и точности преобразования в предлагаемом преобразователе в младшем разряде выходы схемы сравнения подключены ко входам четырех схем «И», выходы которых через схемы

«ИЛИ» соединены со входами триггера, вторые входы двух схем «И» через линию задержки подключены к выходу формирователя импульсов, третьи входы двух схем «И» соединены с выходами триггера и входами формирователя импульсов.

На чертеже представлена блок-схема предлагаемого аналого-цифрового преобразователя на пять двоичных разрядов.

У стройство содержит цифровые управляемые сопротивления 1, статические триггеры 2 выходного регистра с выходами 8 и 4 и входами 5 и б, шину 7 «установка нуля» триггеров

2 выходного регистра, схемы 8 сравнения с

5 выходами 9 и 10, схемы «И» 11 и 12 на два входа, схемы «ИЛИ» 13 и 14, шину 15 опорного напряжения, схемы «И» 1б и 17 на три входа, формирователь 18 импульса, линию 19 задержки, кодовые шины 20 числа, схемы

10 «И» 21 и 22, транзисторные ключи 28, шину 24

«земля».

В предлагаемом устройстве процесс преобразования при изменении скорости входного сигнала U» (t), не превышающей веса млад15 шего разряда /т„за время переходных процессов в одном такте преобразования тр, происходит следующим образом.

В исходном состоянии (при U» 0) уровень эталонного напряжения на выходе циф20 ровых управляемых сопротивлений 1 в каждом разряде соответствует весу разряда и формируется под действием управляемых сигналов с выходов 8 и 4, предшествующих разрядов, подключающих с помощью соответст25 вующих ключей 28 сопротивления 1 к шине 24, при этом триггеры 2 установлены в состояние

«нуль» сигналом по шине 7.

Характерными уровнями квантования входного сигнала в процессе преобразования для

30 данного устройства являются

369707 1вх = 2айи

U„= (2а+1) Й„, где a=0, 1, 2...., 15.

Для четных уровней квантования факт равенства уровня эталонного напряжения и выходного сигнала фиксируется схемой 8 сравнения в i-ом разряде (i)1).

При положительном знаке производной входного сигнала код, соответствующий предшествующему уровню эталонного напряжения, в триггерах 2 устанавливается: в i-ом разряде — «нуль», в последующих — «единица».

Схема «И» П в i-ом разряде по одному входу подготовлена сигналом с выхода 4 для распространения сигнала с выхода 9 в последующие разряды при формировании кода. Схема

«И» 12 в i-ом разряде не подготовлена по одному входу сигналом с выхода 8 для распространения сигнала с выхода 10. Сигнал факта равенства с выхода 9 в i-ом разряде поступает на вход схемы «И» 11 и схемы «ИЛИ» 18.

По окончании переходных процессов в схеме

«И» 11 (x)() и схеме «ИЛИ» 18 (тд) в 1-ом разряде и параллельно в схемах «ИЛИ» 14 (т 4 — — т з) последующих разрядов код в триггерах б соответствующих разрядов устанавливается одновременно. Под действием сигналов с выходов 8 и 4 i-го разряда соответствующие транзисторные ключи 28 в младших по значимости разрядах подключают сопротивления 1 к шине 15 (т +т ). Знак приращения уровня эталонного напряжения определяется знаком производной входного сигнала.

Одновременно ключи 28, управляемые сигналами с выходов 8 и 4 каждого последующего после i-го разряда, подключают цифровые управляемые сопротивления 1 в младших по значимости разрядах к шине 24 с помощью соответствующих ключей 28. Знак приращения уровня эталонного напряжения противоположен знаку производной входного сигнала.

Схемы 8 сравнения последующие после i-го разрядов фиксируют превышение уровня эталонного напряжения входного сигнала. Однако распространение сигнала с выхода !О по окончании переходных процессов в схемах 8 сравнения (тв) 1-го разряда (1)1)1) в триггеры 2 младших по значимости разрядов исключается сигналом с выхода 8 в j-ом разряде.

При отрицательном знаке производной входного сигнала процесс преобразования аналогичен, за исключением того, что сигнал факта равенства распространяется с выхода

10 i-го разряда в последующие через схемы

«И» 12 (тд — — x») и приводит в противоположное состояние триггеры 2 через схемы «ИЛИ»

18 по раздельным входам б.

Продолжительность процесса преобразования на четном уровне квантования без учета переходных процессов в схемах 8 сравнения, последующих после i-го разрядов, ограничичается одним шагом независимо от числа раз55

Для нечетных уровней квантования при условии, что переходные процессы на предшествующем уровне квантования закончились, процесс преобразования ограничивается младшим разрядом. Факт равенства уровня эталонного напряжения и входного сигнала фиксируется схемой 8. При положительном знаке производной входного сигнала с выхода 9 сигнал факта равенства с задержкой по отношению к началу процесса преобразования на длительность переходных процессов в схеме 8 (т ) последовательно проходит в младшем и старшем разрядах постоянно подготоврядов выходного кода и определяется соотношением пр„— а + i i + iз + а + аз + t.

Если переходные процессы в схемах 8 в последующих после i-го разрядах не закончились до момента начала процесса преобразования на следующем нечетном уровне кванто10 вания, то происходит их наложение.

Предположим, что после первого шага в процессе преобразования на четном уровне квантования схема 8 сравнения i-ro и последующих младших разрядах находится в со15 стоянии «единица», триггеры 2 в i-ом разряде — в состоянии «единица», а в последующих младших разрядах — в состоянии «нуль». Несоответствие состояния схемы 8 сравнения и триггера 2 в младшем разряде фиксируется

20 схемой «И» lб, на входы которой с выходов 9 и 10 схемы 8 сравнения поступают уровневые сигналы.

При наложении переходных процессов, схема 8 сравнения, фиксируя факт равенства

25 уровня эталонного напряжения и входного сигнала, не изменяет своего состояния.

Несоответствие состояния схемы 8 и триггера 2 в младшем разряде выявляется импульсным сигналом, поступающим на третий

30 вход схемы «И» lб. Импульсный сигнал формируется формирователем 18 при изменении состояния триггера 2 на предшествующем уровне квантования и поступает на вход схемы «И» lб с задержкой в линии 19 задержки

35 на время, необходимое для окончания переходных процессов в транзисторных ключах 28, управляемых сопротивлениях 1, схемах 8 сравнения. Импульсный сигнал с выхода схемы «И» lб (« — — q») через схемы «ИЛИ» 18

40 и раздельный вход 5 переводит триггеры 2 в соответствующее схеме 8 состояние.

При входном сигнале с отрицательной производной несоответствие состояний схемы 8 сравнения и триггера 2 в младшем разряде

45 выявляется схемой «И» 17.

11родолжительность процесса преобразования на нечетном уровне квантования при наложении переходных процессов определяется соотношением

50 прн — s+ + з+ а.

369707

15 ленных по одному входу схему «И» 11 (т ), схему «ИЛИ» 13 (тд) и переводит триггер 2 (тр) по раздельному входу 5 импульсным сигналом в соответствующее схеме 8 состояние.

При отрицательном знаке производной входного сигнала с выхода 10 сигнал факта равенства поступает на схему «И» 12 (тд ——

= с ). Под действием импульсного сигнала триггер 2 с выхода схемы «ИЛИ» 14 (т 4 ——

=via) переходит в соответствующее схеме 8 сравнения состояние на вход б.

Процесс преобразования является одношаговым, его продолжительность на различных характерных уровнях квантования отличается на время переходных процессов в ключах 28 и сопротивлениях 1 (rq +xi).

Для расчета максимальной частоты преобразуемого входного сигнала принимаем тпр ——

=тр, . Запаздывание установления кода в триггерах 2 на различных уровнях квантования (т„) постоянно и не зависит от числа разрядов устройства.

Для считывания кода, сформированного в триггерах 2 в кодовые шины 20, в каждом разряде сигнал с выхода 8 подается на один из входов схемы «И» 21, а с выхода 4 — на один из входов схемы «И» 22. На другой вход схем «И» 21 и 22 подается сигнал опроса, сформированный формирователем 18 при изменении состояния триггера 2 в младшем разряде. Процесс считывания кода, продолжительность которого (т,„) постоянна и не входит во время т,р, может осуществляться в течение времени т8 при преобразовании входного сигнала на следующем уровне-квантования.

Считывание кода с выходов 3 и 4 по окончании переходных процессов полностью исключает ошибки из-за наложения импульсов считывания на переходные процессы в триггерах 2. Запаздывание выходного кода в шинах

20 по отношению к началу процесса преобразования определяет динамическую погрешность преобразования устройства и складывается из времени т„+тс„. Отнесение кода на шинах 20 при регистрации к моменту начала процесса преобразования, ввиду постоянства т„+т,„ на различных уровнях квантования, позволяет исключить составляющую динамической погрешности из общей погрешности преобразования.

Предмет изобретения

Аналого-цифровой преобразователь, содержащий в каждом разряде схему сравнения, триггер, схемы «ИЛИ», входы которых соединены с выходами схемы сравнения старшего разряда и с выходами схем «И» предыдущих разрядов, а выходы подключены ко входам триггера, схемы «И», соединенные с выходами триггера, цифровые управляемые сопротивления и ключи, подключенные к выходам триггеров предыдущих разрядов, отличаюшийся тем, что, с целью повышения быстродействия и точности преобразования, в младшем разряде выходы схемы сравнения подключены ко входам четырех схем «И», выходы которых через схемы «ИЛИ» соединены со входами триггера, вторые входы двух схем «И» через линию задержки подключены к выходу формирователя импульсов, третьи входы двух схем «И» соединены с выходами триггера и входами формирователя импульсов.

369707

Составитель А. Горбачев

Техред T. Курилко Корректоры: Л. Новожилова и Г. Запорожец

Редактор T. Морозова

Типография, пр. Сапунова, 2

Заказ 1077/4 Изд. № 1270 Тираж 780 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Я-35, Раушская иаб., д. 4/5