Иозгьт-lta»jv

 

ОП ИСАН И Е

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистически»

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства №вЂ”

М. Кл. Н 04b 3/06

Заявлено 30 .XI.1970 (№ 1602528/26-9) с присоединением заявки № Приоритет

Опубликовано 01111.1973. Бюллетень № 13

Дата опубликования описания 18.V.1973 квинтет по делам изобретений и открытий при Совете Министров

СССР

УД К 621.391,8 { 088. 8) Авторы изобретения В. C. Гуров, Б. С. Данилов, В. В. Орлов, С. В. Стукалов, IO. A. Тамм и М. Г. Штейнбок

Заявитель

КОРРЕКТОР СИГИАЛОВ ДИСКРЕТНОЙ ИНФОРМАЦИИ

Изобретение относится к электросвязи, а именно к передаче дискретных сигналов по каналам связи.

Известны корректоры сигналов дискретной информации, содержащие дискретный модулятор, регистр сдвига, соединенный через регуляторы с сумматором, дешифратор управления, распределитель, регенератор, генератор тактовых импульсов и подстроечный генератор.

Цель изобретения — упрощение устройства.

Достигается она тем, что в предлагаемом корректоре выходы регенератора, распределителя и дешифратора управления подключены к соответствующим входам каждого регулятора. Каждый регулятор состоит из двух схем «И», схемы «НЕ», преобразователя коднапряжение, блока памяти кода, реверсивного регистра и интегратора, причем выход интегратора подключен ко входу реверсивного регистра, один выход которого через первую схему «И» подсоединен к одному из входов схемы «НЕ», к другому входу которой через преобразователь код-напряжение подключен выход второй схемы «И», а ко входам последней подключен второй выход реверсивного регистра непосредственно и через блок памяти кода. Блок памяти кода состоит из триггеров, в каждом из которых выходы плеч подключены через параллельно соединенные регистр и цепь, состоящую из последовательно включенных диода и резистора, к соответствующим входам противоположных плеч и одновременно через емкость — к заземленному полюсу источника питания.

На фиг. 1 приведена схема одного из возможных вариантов описываемого корректора сигналов дискретной информации; на фиг. 2— схема элемента памяти одного разряда кода

)0 блока памяти кода.

Вход дискретного модулятора 1 модема связан через переключатель режимов работы

2, подключенный к выходу схемы «ИЛИ» 8, один из входов которой подсоединен к шине

1 4 {вход сигнала «настройка»), а другой — к выходу накопителя команд 5, либо со входной шиной б, либо с выходом схемы «ИЛИ»

7, другой вход модулятора подключен к одному из выходов генератора 8 тактовых ча20 стот модема, который, кроме того, подсоединен ко входу распределителя 9. Выход модулятора подключен ко входу регистра сдвига 10, к двум другим входам которого подключены выходы генератора 8, а один и

25 этих выходов, в свою очередь, подключен к входам датчика комбинации настройки 11 и датчика команд 12.

Прямой н инверсный выходы отводов рег .стра сдвига 10 подключены ко входам схем

30 «И» 13 ряда дискретных пег лятооов отводов

372713

14 (для упрощения чертежа на фиг. 1 изображен один регулятор) .

Третий вход схемы «И» 18 соединен с выходом реверсивного регистра 15, а выход схемы «И» 18 подключен к одному из входов схемы «НЕ» 16, выход которой соединен со входом сумматора напряжений 17 (не изображенные на чертеже остальные дискретные регуляторы отводов 14 также подключены к сумматору напряжений), а дополнительный вход данного сумматора, выход которого через полосовой фильтр модема 18 подключен к каналу связи 19, соединен с дополнительным выходом регистра сдвига 10. Другой вход схемы «НЕ» 16 связан с выходом преобразователя «код-напряжение» 20, вход которого соединен с выходом ряда схем «И» 21 (для простоты на чертеже показана только одна из них), один из входов которых в свою очередь соединен с выходом блока памяти кода 22, другой — с выходом реверсивного регистра 15 и со входом блока памяти кода.

Третий вход схемы «И» 21 соединен с выходом схемы «ИЛИ 8, и входами распределителя 9, блока памяти кода 22, реверсивного регистра 15. Второй вход реверсивного регистра подключен к выходу блока управления

28, третий — к выходу дополнительного реверсивного регистра 24, один вход которого подсоединен к блоку управления 28, другой— к выходу распределителя 25, третий — к выходу регенератора 26, который, в свою очередь, через дискретный демодулятор 27 подключен к каналу связи 19.

Распределитель 9 двумя выходами подсоединен, соответственно, ко входу датчика комбинации настройки 11 и входу датчика команд 12, другой вход датчика 12 подключен через блок контроля 28 к выходу накопителя 29, а другой выход блока 28 подсоединен ко входу накопителя команд 5.

Выходы датчиков 11 и 12 соединены, соответственно, с двумя входами схемы «ИЛИ» 7, третий вход которой через схему «И» 80 (на самом деле их несколько, но для простоты чертежа показана только одна) подключен к накопителю 29. Второй вход схемы «И» 80 подключен к выходу распределителя 9. В свою очередь, вход накопителя 29 подсоединен через схему «И» 81 (их тоже несколько) к выходу распределителя 25, а второй вход схемы «И» 81 — к выходу дискретного демодулятора 27 и ко входу подстраиваемого генератора 82.

Выход регенератора 26 подключен одновременно к выходной шине 88, ко входу дешифратора команд 84 и ко входу компаратор

85, выход которого соединен со входом распределителя 25, а второй вход распределителя 25 — с выходом подстранваемого генератора тактовых частот 82 и входом генератора 26.

Второй вход компаратора 85 соединен через дешифратор комбинации настройки 86 с одним из выходов распределителя 25.

Сигналы с выходов датчика комбинации настройки 11, датчика команд 12 и схем «И»

80, работой которых управляет распределитель 9, поступают на соответствующие входы схемы «ИЛИ» 7. Таким образом, на выходе схемы «ИЛИ» 7 в течение всего времени на4

Второй выход распределителя 25 подключен ко входу блока управления 28 непосредственно, а третий через дешифратор команд

84 ко второму входу блока управления 28 и одновременно ко входу накопителя команд 5.

В приведенной на фиг, 2 схеме возможной реализации элемента памяти блока памяти кода 22 (при использовании в качестве схем

«И — IE» интегральных элементов) вход 87, l0 на который поступает сигнал с выхода схемы

«ИЛИ» 8, соединен со входами схем «И вЂ” HE»

88 и 89, а вход 40, на который поступает сигнал с выхода одного из разрядов реверсивного регистра 15, соединен со входом схемы

«И — HE» 88, выход которой в свою очередь соединен со входом схемы «И — HE» 41 непосредственно и входом схемы «И — НЕ» 42— через схему «И — НЕ» 89.

Выход схемы «И — IE» 41 через параллель20 но включенные резистор 48 и резистор 44, последовательно с которым включен диод 45, подсоединен к конденсатору 46 и входу схемы «И — HE» 42. Выход схемы «И — HE» 42, в свою очередь, через параллельно включен25 ные резистор 47 и резистор 48, последовательно с которым включен диод 49, подсоединен к конденсатору 50 и входу схемы «И — HE»

41. Кроме того, выход 51, подключенный к выходу схемы «И — НЕ» 41, соединен со вхо30 дом одной из схем «И» 21 дискретного регулятора отвода 14.

Сигнал, поступивший на шину 4, через схему «ИЛИ» 8 воздействует на переключатель режима работ 2, который отключает or

35 входа дискретного модулятора модема 1 входную шину 6 и подключает к нему выход схемы «ИЛИ» 7. Одновременно тот же сигнал, появившийся на выходе схемы «ИЛИ» 8, поступает на вход реверсивного регистра 15

40 н входы схем «И» 21 дискретных регуляторов отводов 14, обеспечивая тем самым отключение схем «И» 21 от блока памяти кода 22 и подключение их непосредственно к выходам регистра 15. Распределитель 9, на другой

45 вход которого поступает гребенка тактовых импульсов от генератора 8 тактовых частот модема, управляет работой датчика комбинации настройки 11 и датчика команд 12, на вторые входы которых поступает от генерато50 ра 8 тактовых частот модема, сдвинутая по отношению к упомянутой выше гребенке тактовых импульсов. Кроме того, к третьему входу датчика команд 12 подключен блок контроля 28. Этп два узла вырабатывают в

55 процессе настройки следующие команды: а) начало настройки; б) окончание настройки; в) отказ от настройки.

372713

Комбинация настройки

Команда

5 стройки формируются блоки информации следующего вида:

Информация о полярности сигнала настройки в отсчетиых точках

Комбинацию настройки выбирают определенной структуры, чтобы в ней содержалось достаточно информации лля работы подстраиваемого генератора 82 тактовых частот модема противоположной cTBHUHH и можно было оценить межсимвольные искажения, вносимые каналом связи 19. Кроме того, передается команда «Начало настройки». Блоки информации, пройдя через переключатель 2 и дискретный модулятор 1, регистр сдвига 10, сумматор напряжений 17, полосовой фильтр

l8 модема первой станции, поступают в канал связи 19. На другой станции сигнал, пришедший из канала связи 19, демодулируется в дискретном демодуляторе 27, регенерируется в регенераторе 2б с помощью гребенки тактовых импульсов, вырабатываемой подстраиваемым генератором 82 (подстройка его ведется по сигналу из демодулятора 27), и выдается одновременно на выходную шину 88, на вход компаратора 85, на вход лешифратора команд 84 и на вход дополнительного реверсивного регистра 24 ряда дискретных регуляторов отволов 14. Распределитель 25, на олин ахоп которого поступает от подстраиваемого генератора 82 гребенка тактовых импульсов совместно с лешифратором комбинации настройки 8б и компаратором 85 выделяет из принятой информации комбинацию настройки, и в случае принятия ее дешифратор команд 84 выявляет переданную команду

«Начало настройки» и управляет работой накопителя команд 5 и блока управления 28.

Если комбинация настройки и команла «Начало настройки» приняты несколько раз попряд, накопитель команд 5 через схему «ИЛИ»

8 переключает вторую станцию в режим настройки. На второй станттпи при этом происхолят тяктте же переклточенття, кяк и на первой.

Таким образом, на второй станции формируются такие же. как и на первой, блоки информации, в которых информация о полярности сигнала настройки в отсчетных точках вырабатывается в результате оценки сигнала, имеющегося на выхоле дискретного лемолулятотта 27 в моменты приема сигнала настройки. Этот сигнал с помощью схем «И»

8! стробируется распределителем 25 в отсчетных точках, затем полярность этого сигнала в отсчетных точках запоминается в накопителе 29, который через схемы «И» 80 подключается ко входу схемы «ИЛИ» 7 распрелелт15

6 телем 9 в те моменты, когда формируется информация о полярности сигнала настройки з отсчетных точках.

На первой станции принятые от второй станции блоки информации выделяются соответствующими лешифраторамп, а принятая информация о полярности сигнала настройки в отсчетных точках записывается с помощью распределителя 25 в лополш;тельные реверсивпые регистры 24 дискретных регуляторов отводов 14.

Продвижение этой информации в лополтттттельных реверсивных регистрах 24 происходит одновременно во всех дискретных регуляторах отводов 14, в троице кажлого принятого блока информации с помощью блока управления, управляемого, в свою очередь, распределителем 25. После принятия определенного числа блоков информации блок управленц i

28 вырабатывает сигнал продвижения ревепспвных регистров 15, кол в разрядах которых изменяется по сигналам подключенных к ним дополнительных реверсивных регистров 24 (эти сигналы вырабатываются только в том случае, если в данной отсчетной точке явно преобладает один вид информации—

«1» или «0»). Изменение кода фиксируется и соответствующих блоках памяти кода 22 и также через схемы «И» 21 непосредственно поступает на вход преобразователя «код-напряжение» 20, выходное напряжение которого (по постоянному току) изменяется в зависимости от кола, набранного в разрядах реверсивного регистра 15. Напряжение с выходя преобразователя 20 управляет работой схемы «НЕ» lб, на другой вход которой поступает сигнал со схемы «И» 1,3. На лва вхо,па схемы «И» 18 поступают прямой и инверсный сигналы с соответствующего отводя регистра сдвига 10 (число отводов регистра сдвига равно числу дискретных регуляторов отводов, а сигнал на выхоле каждого из этих отволов сдвинут на интервал времени, равный длительности посылки, передаваемой по каналу связи 19). Прямой или инверсный сигнал полключается ко входу схемы «НЕ» lб с помогцью схемы «И» 18, третий вход которой полсоелинен к лополнительному выхопу реверсивного регистра 15, в тот момент, когда 3 этом регистре записано минимальное кодовое число, а дополнительный реверспвный регистр

24 формирует сттгнал уменьшения этого числа.

В это» случае появляется сигнал на дополнительном выходе ревепсивного регистра 15, и с помощью схемы «И» 18 ко вхо Lv схемы

«НЕ» lб полт<лючается инверсный сигнал.

При этом в реверсивттом регттстпе ко,повое чттсло возрастает на елиницу, По сигналам с вымола схемы «И» 18 схема «НЕ» lб преобразует постоянное напряжение, поступающее с выхоча преобразователя «код-напряжение»

20, в дискретно меняющийся по амплитчпе .,тол лттровянньтй сигнал данного отво я репстра сдвига 10 (прот орционально колх, набпяттно.,тх в реверспвттом pe"èñòðå 15). Зятем

372713

7 сигналы с выходов схем «НЕ» 16 дискретных регуляторов отводов 14 поступают совместно с сигналом центрального отвода регистра сдвига 10 на сумматор напряжений 17. Тем самым по информации о полярности сигналов настройки в отсчетных точках модулированный сигнал корректируется методом его предискажения в месте формирования, т. е. на передаче. Затем сигнал, сформированный в сумматоре напряжений 17, ограничивается по спектру полосовым фильтром 18 и поступает в канал связи 19.

Точно таким же образом управляются дискретные регуляторы отводов противоположной станции. Когда на одной из станций блок контроля 28, который подсоединен к выходу накопителя 29, определяет, что настройка корректора закончена, т. е. устранена межсимвольная интерференция, в датчике команд

12 формируется команда «Окончание настройки». Кроме того, с другого выхода блока контроля этой же станции сигнал об окончании настройки поступает в накопитель команд 5, который этот сигнал запоминает.

На противоположной станции дешифратор команд 84, приняв эту команду, выдает сигнал о ее приеме в блок управления 28, который по этому сигналу перестает выдавать в дискретные регуляторы отводов 14 сигналы управления. Кроме того, этот сигнал поступает в накопитель команд 5, в котором также запоминается.

Когда и на этой станции будет определено, что коррекция закончена, на противоположную станцию высылается команда «Окончание настройки», после принятия которой прекращается работа дискретных регуляторов отводов этой станции и в накопите,лях команд обеих станций зафиксируются сигналы об окончании настройки корректоров.

Накопители команд 5 через схемы «ИЛИ»

8 управляют работой переключателей режима работ 2, подключая ко входу дискретного модулятора 1 модема входную шину б и отключая выход схемы «ИЛИ» 7. Одновременно сигналы с выходов схем «ИЛИ» 8 отключают распределители 9, отключают блоки памяти кода 22 от реверсивных регистров 15, подключают выходы блоков 22 через схемы

«И» 21 ко входам преобразователей «код-напряжение» 20 и отключают от них выходы разрядов регистров 15 дискретных регуляторов отводов 14.

Если станции не смогли в заданное время закончить настройку корректоров, т. е. межсимвольные искажения не были устранены, блоки контроля 28 с помощью датчиков команд 12 формируют команды «Отказ от настройки», которые передаются на противоположные станции.

Работа блоков памяти кода 22 поясняется схемой элемента памяти на фиг. 2 (число таких элементов памяти в каждом из блоков

22 равно числу разрядов реверсивного реги5

5О

8 стра 15). Схемы «И — НЕ», применяемые в них, реализуют логическую операцию:

00=1,01=1,10=1,11=0.

В течение всего времени настройки на вход 87 поступает сигнал «1». Предположим, что на выходе 51 схемы «И — НЕ» 41 был сигнал «О», а на выходе схемы «И — НЕ» 42— сигнал «1». Это соответствует тому, что на входе 40 присутствует сигнал «О». Следовательно, на выходе схемы «И — НЕ» 88 будет сигнал «1», а на выходе схемы «И — НЕ» 89— сигнал «О». Если теперь на входе 40 появится сигнал «1», на выходах схем «И вЂ” НЕ» 88 и

89 появятся сигналы «О» и «1» соответственно. В этом случае на выходе схемы «И — НЕ»

41 появится сигнал «1», а на выходе схемы

«И — НЕ» 42 состояние «1» сохранится до тех пор, пока напряжение на конденсаторе 46 не примет значения сигнала «1», т. е. конденсатор 46 зарядится через резистор 48, и только после этого на выходе схемы «И — HE» 42 появится сигнал «О» и через резистор 48 и диод

49 начнется разряд конденсатора 50. Если теперь, по истечении времени перезаряда конденсаторов 46 и 50, на входе 40 сменить сигнал «1» на сигнал «О», состояние схем

«И — НЕ» 88 и 89-изменится на обратное, рассмотренный выше процесс повторится, и после заряда конденсатора 50 через резистор 47 изменится состояние схемы «И — НЕ» 41. Следовательно, конденсатор 46 разрядится через резистор 44 и диод 45, т. е. элемент памяти кода примет другое устойчивое состояние. Из рассмотренной выше динамики работы элемента памяти кода видно, что он представляет собой триггер с емкостными интеграторами в цепях обратной связи.

Если на вход 87 вместо сигнала «1» подать сигнал «О», состояние элемента памяти кода зафиксируется и не будет зависеть от сигнала на входе 40, Влияние кратковременных перерывов питания и импульсных помех по цепям питания для такого элемента памяти кода также не опасно, так как помеха (или перерыв питания ) должна быть очень большой амплитуды, т. е. на выходах схем «И вЂ” НЕ» 88 и 89 сигнал «1» должен перейти в этом случае в сигнал «О», Кроме того, длительность такой помехи или перерыва .полжна быть больше времени перезаряда конденсаторов 46 и 50.

Предмет изобретения

1. Корректор сигналов дискретной информации, содержащий дискретный модулятор, регистр сдвига, соединенный через регуляторы с сумматором, дешифратор управления, распределитель, регенератор, генератор тактовых импульсов и подстроечный генератор, отличающийся тем, что, с целью упрощения устройства, выходы регенератора, распределителя и дешифратора управления подключены к соответствующим входам каждого регулятор а.

372713

7ерВаи станция

Втдр ж7анцир

I (1 фиг. 1 фиг 2

Составитель С. Лукинская

Техред 3. Тараненко

Редактор Б. Федотов

Корректор Н. Аук

Заказ 1364/9 Изд. № 310 Тираж 678 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4/6

Типография, пр. Сапунова, 2

2. Устройство по п. 1, отличающееся тем, что каждый регулятор состоит из двух схем

«И», схемы «НЕ», преобразователя «код-напряжение», блока памяти кода, реверсивного регистра и интегратора, причем выход интегратора подключен ко входу реверсивного регистра, один выход которого через первую схему «И» подсоединен к одному из входов схемы «НЕ», к другому входу которой через преобразователь код-напряжение подключен выход второй схемы «И», а ко входам последней подключен второй выход реверсивного ре10 гпстра непосредственно и через блок памяги кода.

3. Устройство по п. 2, отличающееся тем, что блок памяти кода состоит из триггеров, в

5 каждом из которых выходы плеч подключены через параллельно соединенные резистор и цепь, состоящую из последовательно включенных диода и резистора, к соответствующим входам противоположных плеч и одновремен10 но через емкость — к заземленному полюсу источника питания.