Автоматический следящий делитель периодов следования импульсных сигналов

 

386402

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 04.Х.1969 (М li364935/18-24) с присоединением заявки №

Приоритет

Опубликовано 14Х1.1973. Бюллетень № 26

Дата опубликования описания 23.Х.1973

М. Кл. б 06g 7/16

Н 03k 5/156

Государственный комитет

Соеета Миаистрае СССР оо делам изобретений и открытий

УДК 621.374.4 (088.8) Авторы изобретения

И. И. Ягудии, Л. А. Пойлова и В. А. Волков

Заявитель

АВТОМАТИЧЕСКИЙ СЛЕДЯЩИЙ ДЕЛИТЕЛЬ ПЕРИОДОВ

СЛЕДОВАНИЯ ИМПУЛЬСНЫХ СИГНАЛОВ

Изобретение относится к области автоматики и вычислительной техники.

Известны автоматические следящие делители периодов следования импульсных сигналов, содержащие входной управляющий триггер, схему «ИЛИ» и опорный импульсный генератор, подключенный к входам двух каналов обработки информации. Каждый из каналов содержит последовательно соединенные схему совпадания, счетчик-делитель, счетчикизмеритель и схему сравнения, соединенную со схемой «ИЛИ» и входом соответствующего следящего счетчика-делителя, подключенного к другому входу схемы сравнения и выходу установленной в другом канале схемы совпадения. Сбросовый вход последней соединен с одним из выходов входного управляющего триггера и сбросовыми входами соответствующего счетчика-делителя и счетчика-измерителя.

Предлагаемый делитель отличается от известных тем, что, в целях повышения точности работы, в него введен блок коррекции остатка, входы которого соединены со вторыми выходами счетчиков-делителей, выходом схемы «ИЛИ» и выходами входного управляющего триггера.

Блок коррекции остатка содержит двевходпые, дополнительную и промежуточную схемы совпадения, входной, выходной и общий сумматоры, дешифратор числа, дешифратор и счетчик числа циркуляций, дешифратор и счетчик порядкового номера, матричный определитель задержки, управляющий триггер

5 и элемент задержки. Причем выходы входных схем совпадения через общий сумматор подключены к дешифратору числа, основные выходы которого соединены с первой группой входов матричного определителя задержки, а

10 управляющий выход — с одним из входов дополнительной схемы совпадения и входом управляющего триггера. Второй вход последнего соединен с выходом матричного определителя задержки и одним из входов выходного

15 сумматора. Выход схемы «ИЛИ» подключен через дополнительную схему совпадения к другому входу выходного сумматора и одновременно соединен с входом управляющего триггера, входом счетчика порядкового номе20 ра, сбросовым входом счетчика числа циркуляцией и входом входного сумматора, соединенного выходом через элемент задержки с входом промежуточной схемы совпадения, другой вход которой подключен к выходу уп25 равляющего триггера, а выход соединен с другим входом входного сумматора и входом счетчика числа циркуляций. Последний через дешифратор числа циркуляций подключен ко второй группе входов матричного определите30 ля задержки, третья группа входов которого

386402 присоединена через дешифратор порядкового номера к выходу счетчика порядкового номера. Счетчик порядкового номера соединен сбросовым входом с входом входного управляющего триггера и входом делителя, На чертеже показана блок-схема предлагаемого делителя.

Делитель содержит входной управляющий триггер 1, схему «ИЛИ» 2 и опорный импульсный генератор 8, подключенный к входу двух идентичных каналов обработки информации. Каждый из каналов содержит последовательно соединенные схему 4 или 5 совпадения, счетчик-делитель б или 7, счетчик-измеритель 8 или 9 и схему 10 или 11 сравнения, соединенную со схемой 2 и входом соответствующего следящего счетчика-делителя 12 или 18, подключенного к другому входу схемы сравнения и к выходу установленной в другом канале обработки информации схемы совпадения. Сбросовый вход последней соединен с одним из выходов входного триггера 1 и сбросовыми входами соответствующего счетчика-делителя и счетчика-измерителя. Между вторыми выходами счетчиков-делителей Ь и 7, выходом схемы 2 и выходами триггера 1 включен блок 14 коррекции остатка, который содержит две входные 15 и

16 дополнительную 17 и промежуточную 18 схемы совпадения, общий 19, выходной 20 и входной 21 сумматоры, дешифратор 22 числа, дешифратор 28 и счетчик 24 числа циркуляций, дешифратор 25 и счетчик 26 порядкового номера, матричный определитель 27 задержки, управляющий триггер 28 и элемент

29 задержки.

Делитель работает в две стадии.

В процессе деления временных интервалов, ограниченных импульсами, поступающими на триггер 1, включенный по счетному входу, поочередно открываются схемы 4 и 5 совпадения.

Если с приходом первого импульса открывается схема 5 и импульсы с периодом следования То с генератора 8 поступают на счетчик-делитель 7, то за зремя 1 (делимый период) счетчик-измеритель 9 отсчитывает в

Т масштабных единицах NTo, и= единиц.

iVT

Принятое счетчиком состояние а передается на схему 11 сравнения.

С приходом второго импульса состояние триггера 1 изменяется на обратное и открытой для импульсов с генератора 8 оказывается схема 4 во втором канале обработки информации. Одновременно с делением в счетчике-делителе б и счетом в счетчике-измерителе 8 импульсы с генератора 8 через схему

4 поступают на следующий счетчик-делитель

18. Когда этот счетчик принимает состояние числа и,, т. е. такое же, как и состояние счетчика-измерителя 9 по измерении первого интервала, схема 11 регистрирует совпадение состояний счетчиков, и импульс, появляющий5

65 ся- в результате этого на выходе схемы 2, поступает на блок 14 коррекции остатка.

Одновременно счетчик-делитель 18 сбрасывается в состояние «О». 3а время Т таких импульсов со схемы 2 поступает К= — =Л, T пТО т. е. образуется выходная последовательность импульсов с искомым периодом 1= —. т

С приходом третьего импульса в цикле измерения работает схема 5, счетчик-делитель 7 и счетчик-измеритель 9, а в цикле деления— схема 5, счетчик-делитель 12 и схема 10 сравнения.

При коррекции потока выходных импульсов из схемы 2 в качестве условного исходного момента принимается начало работы счетчика-делителя 18.

При условии некратности делимого Т делителю NTo в счетчике-делителе б оказывается занесенным состояние . Это состояние через схему 16 совпадения, управляемую триггером

1, и сумматор 19 передается на дешифратор

22 и далее по шине i на матричный определитель 27 задержки. Счетчики 24 числа циркуляции и 26 порядкового номера находятся в состоянии «О». Промежуточная схема 18 совпадения закрыта исходным состоянием управляющего триггера 28.

Первый импульс с выхода схемы 2 поступает на дополнительную схему 17 совпадения, закрытую при всех состояниях дешифратора

22, кроме состояния «О»; на триггер 28, переводя его в состояние, при котором открывается схема 18; на сумматор 21, запуская схему

18, сумматор 21 и элемент 29 задержки; на счетчик 24, у станавливая епо в состояние «0»; и на счетчик 26, устанавливая его в состояние «1», которое через дешифратор 25 по первой шине передается на матричный определитель.

Как только в счетчике 24 по ходу счета импульсов установится число i, в матричном определителе формируется импульс, который поступает,на выход через сумматор 20 в качестве первого соот ветст венно задержанного импульса с коррекцией его временного положения навели чину и . Одновременно импульс с матричного определителя подается на триггер 28, переводя его в состояние, при котором схема 18 совпадения закрывается, и работа циркулирующего генератора до прихода второго импульса со схемы 2 срывается.

Б общем виде К-ый импульс с выхода схемы 2 устанавливает счетчик 26 в состояние

«К», которое через дешифратор 25 по шине К поступает на матричный определитель. Для этого импульса выходной отклик на матричном определителе образуется после i К циркуляцией, т. е. временное положение задержанного К-го импульса по входу с сумматора

20 скорректировано на величину i.Ê тз.

Б случае кратности делимого Т делителю

NTp остаток на счетчиках-делителях б и 7 равен нулю и дешифратор 22 открывает схему

386402

17 совпадения. Импульсы со схемы 2 не требуют коррекции временного положения и поступают на выход через схему 17 и сумматор

20 без задержки.

Предмет изобретения

1. Автоматический следящий делитель периодов следования импульсных сигналов, содержащий входной управляющий триггер, схему «ИЛИ» и опорный импульсный генератор, подключенный к входам двух каналов обработки информации, каждый из которых содержит последовательно соединенные схему совпадания, счетчик-делитель, счетчик-измеритель и схему сравнения, соединенную со схемой «ИЛИ» и входом соответствующего следящего счетчика-делителя, подключенного к другому входу схемы сравнения и выходу установленной в другом канале обработки информации схемы совпадания, сбросовый вход которой соединен с одним из выходов входного управляющего триггера и сбросовыми входами соответствующего счетчика-делителя и счетчика-измерителя, отличающийся тем, что, с целью повышения точности работы, в него введен блок коррекции остатка, входы которого соединены со вторыми выходами счетчиков-делителей, выходом схемы «ИЛИ» и выходами входного управляющего триггера.

2. Делитель по п. 1, отличающийся тем, что блок коррекции остатка содержит две входные, дополнительную и промежуточную схемы совпадения; входной, выходной и общий сумматоры, дешифратор числа, дешифратор и счетчик числа циркуляций, дешифратор и счетчик порядкового номера, матричный определитель задержки, управляющий триггер и

5 элемент задержки, причем выходы входных схем совпадения через общий сумматор подключены к дешифратору числа, основные выходы которого соединены с первой группой входов матричного определителя задержки, а

10 управляющий выход — с. одним из входов дополнительной схемы совпадения и входом управляющего триггера, второй вход которого соединен с выходом матричного определителя задержки и одним из входов выходного сум15 матора; выход схемы «ИЛИ» подключен через дополнительную схему совпадания к другому входу выходного сумматора и одновременно соединен с входом управляющего триггера, входом счетчика порядкового номера, 20 сбросовым входом счетчика числа циркуляцией и входом входного сумматора, соединенного выходом через элемент задержки с входом промежуточной схемы совпадания, другой вход которой подключен к выходу управ25 ляющего триггера, а выход — к другому входу входного сумматора и входу счетчика числа циркуляций, подключенного через дешифратор числа циркуляций ко второй группе входов матричного определителя задержки, треЗО тья группа входов которого присоединена через дешифратор порядкового номера к выходу счетчика порядкового номера, который соединен сбросовым входом с входом входного управляющего триггера и входом делителя.

386402

Быхов

Составитель Ю. Козлов

Корректор Н. Аук

Редактор Т, Юрчикова

Техред Л. Богданова

Типография, пр. Сапунова, 2

Заказ 2822/5 Изд. № 1675 Тираж 647 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, 5К-35, Раушская наб., д. 4/5