Пересчетная декада

Авторы патента:

H03K23/80 - с использованием полупроводниковых приборов, имеющих только два электрода, например туннельного диода, многослойного диода

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

396836

Союз Советскик

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 31.Ч.1971 (№ 1661923/26-9) с присоединением заявки №

Приоритет

Опубликовано 29 Ч111.1973. Бюллетень № 36

Дата опубликования описания 14Л.1974

М. Кл. Н 03k 23/16

Гасударственный камитв1

Совета Министров СССР ао делам изобретений и открытий

УДК 681.3.055(088.8) Автор изобретения

В. Н. Дюпин

Заявитель

ПЕРЕСЧЕТНАЯ ДЕКАДА

Изобретение относится к области цифровой измерительной техники и может быть использовано в частотомерах и измерителях временных интервалов.

Известна пересчетная декада, состоящая из делителя на пять, ка ждая ячейка которого включает входной транзистор, триггера и схемы сброса. Однако для устойчивой работы на низких частотах (ниже нескольких мегагерц) необходимо формирование по амплитуде и длительности входных сигналов.

Цель изобретен ия вЂ” повышение устойчи,вости работы на низких частотах.

Указанная цель достигается тем, что коллекто р выходного транзистора предыдущей ячейки делителя связан через резистор с коллектором входного транзистора последующей ячей ки, а база выходного транзистора последней ячейки связана с входом триггера, выход которого .подключен к шине выходных сигналов.

Схема предлагаемой пересчетной декады приведена на чертеже.

Она содержит входные транзисторы 1 токоBblx ключей, выходные транзисторы2 токовых ключей, сопротивления связи (R„, ) 8, двоичную ячейку 4, схему сброса 6, ста билитрон 6 в цепи опорного напряжения.

Делитель на пять выполнен по кольцевой схеме на пяти токовых ключах на транзисгорах 1 и 2. Связь выходного транзистора 2 предыдущего ключа с входным транзистором

1 последующего осуществляется через резисторы связи 3 (Rca ). Выход делителя на пять

5 связан со счетным входом триггера 4.

Схема сброса 5 соединена со входом делителя (точки а и б) с двумя токовыми ключами пятиричного делителя и со входом сброса триггера 4.

10 Стабилитрон 6 включен между шиной, к которой подключены через .резисторы базы выходных транзисторов 2, токовых ключей, и корпусом прибора.

Входной сигнал синусоидальной или им15 пульсной формы любой полярности поступает на базы всех входных тринзисторов токовых ключей пятиричного делителя. В исходном состоянии три ключа за|крыты, а два других открыты. С поступлением входного сигнала

20 такое состояние начинает последовательно перемещаться от одних ключей к другим, в результате чего при поступлении пятого входного сигнала на выходе пятиричного устройства появляется сигнал, опрокидывающий

25 двоичную ячейку. После десятого входного сигнала вся схема занима ет первоначальное положение.

При работе на низких частотах (в диапазоне от единиц герц до нескольких мегагерц)

30 устойчивость пятиричной схемы достигается

396836

Предмет изооретеиия

Составнтель Э. Гилинская

Техред А. Камышникова

Корректоры: О. Кудинова и М. Лейзермаи

Редактор T. Ларина

Заказ 3620/18 Изд. № 1898 Тираж 780 Подписное

Ll,ilIIIIIlkl Государственного комитета Совета Министров СССР по делам изобретений и открытий 1осква,, К-35, Раушская наб., д. 4!5 типографии, пр. Сапунова. 2 введением между токовыми ключами сопротивлений связи (Re„),.осуществляющих необходимые для четкого переключения фазовые соотношения в распространяющихся по кольцу перепадах тока| и устраняющих влияние помех при переключении ключей, так как сопротивление связи совместно с входной емкостью токового ключа образуют интегрирующую цепь с постоянной времени т = R„,С„-.

При этом пятиричная схема устойчиво работает в широком диапазоне частот (от единиц герц до сотен мегагерц) в случае выбора величины т, примерно равной времени переКЛЮЧЕНИЯ ТОКОВОГО Ключа Т /перепл

Применение стабилитрона в качестве источника опорного напряжения позволило отказаться от второго источника питания, применяемого в известных схемах, и упрости гь источник питания, а также повысить стабильность работы схемы, так как устойчивость делителя на пять теперь определяется нестабильностью одного источника питания +F„.

По окончании счета при подаче на вход схемы сброса импульса «сброс» схема вырабатывает группу из четырех импульсов сброса соответствующей амплитуды, полярности и длительности, которые поступают на вход пятиричпого кольца (точки а и б) с целью повышения четкости установки в исходнос состояние, на два токовых ключа1 пятиричной схемы и на базу соответствующего транзистора триггера. В результате декады возвращаются в исходное состояние.

Пересчетная декада, содержащая делитель на пять, каждая ячейка которого включает входной транзистор, база которого связана с 1пиной входных сигналов, а коллектор через диод подключен к базе выходного транзистора, триггер и схему сброса, отлича ощаяся тем, что, с целью повышения устойчивости работы на низких частотах, коллектор выходного транзистора предыдущей ячейки делителя связан через резистор с коллектором входного транзистора последующей ячейки, а база выходного транзистора последней ячейки связана с входом триггера, выход которо25 го подключен к шине выходных сигналов.