Патент ссср 415815

 

E О П

ИЗОБРЕТЕН ИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства—

Заявлено 22.05.72 1788019/26-9 с присоединением заявки №вЂ”

Приоритет-Опубликовано 15.02.74. Бюллетень ¹ G

Дата опубликования описания 19.11.74

М. Кл. Н 04j 1/16

Н 04l 7/04

Государственный комитет

Совете Министров СССР оо делам изобретений

УДК 621.394.662(088.8) и открытии

Авторы изобретения

Н. Э. Заиграева и Г. В. Рыков

Заявитель

УСТРОЙСТВО РАЗДЕЛЕНИЯ АСИНХРОННЪ|Х КАНАЛОВ

Устройство разделения асинхронных каналов может быть использовано в технике синхронизации систем передачи данных с независимыми генераторами с общим каналом связи.

Известны устройства разделения асинхронных каналов, содержащие на входе буферный накопитель, вход записи которого соединен с одним из входов фазового компаратора, а вход считывания — со вторым входом фазового компаратора 11 с выходом делителя частоты, управляемого генератором.

Недостатков! известных устройств разделеIII15I асинхронных каналов является требование значительного увеличения полосы пропускаl!1!я каII5Iлll Не/сдачи импl,÷ьсов цикловой синхронизации для уменьшения девиации частоты следования выходных импульсов.

11ел!.!о изобретс!!ия является снижеги1е девиации частоты следования импульсов Ila вы ходе устройствll разделения без значительного увеличения полосы пропускания канала цикловой синхронизации.

Это достигается тем, что выход делителя частоты непосредственно, а вход записи буферного накопителя через линию задержки подключены «о входам дополнительного фазового компаратора, кроме того, выходы делителя частоты и основного фазового компаратора подключены к дополнительному входу делителя частоты через схему совпадения, к одно му из входов которой подключен выход дополнительного фазового компаратора через управляемый триггер, На чертеже приведена функциональная схема предлагаемого устройства, состоящая из накопителя 1, автономного генератора 2, управляемого делителя 8, линии задержки 4, двух фазовых компараторов 5, конъюктора бб

1О и триггера 7.

Информационныс импульсы выделяс мого канала поступают на вход 8 накопителя 1, управленце записи в котором осуществлчстся тактовыми импульсами каиал1июй частоты, 1З поступа!ощими на вход 9. Для считыван»» 1111формации из накопителя используется управляемый делитель Л частоты, связанный по входу с автономным ген!оратором 2. В то же время импульсы с выхода делителя 3 частоты

2п обратной связью через кон ьюктор б поступает на вход управления делит«л5! частоты, переключая его коэффициент деления на канальную частоту или на частоту коррекции. Коньюктор б пропускает импульсы на вход управ25 ления делителя 8 только при условии совпадения фаз в компараторе 5 сигналов с выхода делителя частоты и канальной частоты, поступающей на вход 9. После поступления импульса цикловой синхронизации на вход 10, зО указывающего на наличие в информационных

4!5815 (I (1 (д : II 11 и

Составитель Н. Заиграева

Редактор Н. Коган Техред Т. Курилко Корректор Л. Орлова

Заказ 5582 Изд. 1435 Тираж 678 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/5

«1ереповецкая городская типография импульсах с?и?хроиизиру!Ощсй вставки, I<0!IT:юктор 6 ие будет пропускать импульсы до тех

IIop, пока нс произойдет совпадеи??с фаз в компараторс 5, сравиива10!цем фазы сигналов

С ВЬIХОДс? ДС I I IT<>Ë B Ч ЯСТОТЫ И ВЫХОДЯ, 1 ИНИ И задержки и псрсключа!ощем триггер 7 в состояш!с, разрс)нающес прохождение импульсов уllp3Bëñíèÿ через коньюктор. Таких! образом, С Bl>l XOдс? 1 1 llf1 l(Ofl I IT(151 1 ()>> д>> ВЫ I 383TI>(ff импульсы ннформацllll IIOllc ремснно I lll с 111(ТОТОI! 1110ll >!с<СТО 1 <)И тЯК, ЧтО СрЕдияя ЧЯСтОта буд(1 рани;1 <Лоте

)1C T<)

Ъ стро!!Ст!30 разделения асинхронных к 1113лов, содеp?1<31IILс иа входе буфсрш>1й иакои)1тель, вход записи которого соединен с одним из входов фазового компаратора, à вход считывания — — со вторым входом фазового комI д<СЛИТСЛЯ с)с<СТОТЫ, \ И равлясмого генератором, от,!и<<а)О!1(еесл тех?, что, с целью снижения девиации частоты слс.loB3«?i5! импульсов, выход делителя частоты непосредственно, i вход загн!Си Оуферного накопителя чсре 3;III IIIIIO задержки подключены

16 КО ВХОДЯ M дополи!и ельиОГО )с?зОВОГО компсlр?)торя, кроме того, выходы делителя частоты

II ОСНОВНОГО фсlЗОВО! О I<0:l 1(РЕЗ СХСМ) СОВНЯДЕIIII)I, К ОДНОХ!Х !ГЗ ВХО1 > 10l3 l<ÎTOp0!1 ио )к 110" (и Вь! <0 т 1<) flo I! I flте,!1>110ГО фсl:30ВОГО ЕО)! И Я Рсl f OP 3 I(. Р(3 >>>1 1P3 ВЛЯ > If>l Й тр!!Ггср,