Резервированный сдвиговый регистр1изобретение относится к логическим устройствам, применяемым в вычислительной технике и автоматике, в частности к сдвиговым регистрам, имеющим повышенную надежность.известны резервированные сдвиговые регистры, состоящие из трех идентичных каналов, содержащих элементарные ячейки, число которых в каждом канале равно разрядности регистра, связанные между собой на уровне отдельных разрядов по известному принципу связи «всех со всеми».однако в таких регистрах исправление ошибок проводится на уровне отдельных разрядов регистра и оказывается недостаточно эффективным.с целью увеличения быстродействия и надежности устройства в предложенном регистре в качестве элементарных ячеек использованы элементы, совмещающие функции исправления входных одиночных ощибок любого типа, запоминания и задержки. каждая ячейка содержит трехпороговый и однопороговый логические элементы, имеющие общий входной диодно-резисторный линейный сумматор, выходы которых объединены, через схему «и» соединены с двумя управляющими входами ячейки и подключены к двум входам линейного сумматора.на фиг. 1 дана структурная схема резервированного сдвигового регистра; на фиг. 2 — принципиальная схема элементарной ячейки.резервированный сдвиговый регистр содержит три канала. первый канал включает ячейки 1 и 2, второй — ячейки 3 и 4, третий — ячейки 5 и 6. первый, второй и третий каналы 5 содержат по три управляющие щины 7—9, 10—12 и 13—15 соответственно. на шины первого, второго и третьего каналов соответственно подаются управляющие сигналы л№, 5

 

ОПИСАН ИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ((() 423I75

Союз Советский

Социалистических

Республик (61) Зависимое от авт. свидетельства (22) Заявлено 14.05.71 (21) 1655618/18-24 с присоединением заявки ¹ (32) Приоритет

Опубликовано 05.04.74. Бюллетень № 13

Дата опубликования описания 04.09.74 (51) М, Кл. G 11с 19, 00

Государственный комитет

Совета Министров СССР ео делам изооретеннЯ н открытий (53) УДК 681.327.66 (088.8) (72) Авторы изобретения

Б. В. Шевкопляс и Ю. E. Чичерин (71) Заявитель (54) РЕЗЕРВИРОВАННЫЙ СДВИГОВЫЙ РЕГИСТР

Изобретение относится к логическим устройствам, применяемым в вычислительной технике и автоматике, в частности к сдвиговым регистрам, имеющим повышенную надежность.

Известны резервированные сдвиговые регистры, состоящие из трех идентичных каналов, содержащих элементарные ячейки, число которых в каждом канале равно разрядности регистра, связанные между собой на уровне отдельных разрядов по известному принципу связи «всех со всеми».

Однако в таких регистрах исправление ошибок проводится на уровне отдельных разрядов регистра и оказывается недостаточно эффективным.

С целью увеличения быстродействия и надежности устройства в предложенном регистре в качестве элементарных ячеек использованы элементы, совмещающие функции исправления входных одиночных ошибок любого типа, запоминания и задержки. Каждая ячейка содержит трехпороговый и однопороговый логические элементы, имеющие общий входной диодно-резисторный линейный сумматор, выходы которых объединены, через схему «И» соединены с двумя управляющими входами ячейки и подключены к двум входам линейного сумматора.

На фиг. 1 дана структурная схема резервированного сдвигового регистра; на фиг. 2— принципиальная схема элементарной ячейки.

Резервированный сдвпговый регистр содержит три канала. Первый канал включает ячейки 1 и 2, второй — ячейки 3 и 4, третий— ячейки 5 и 6. Первый, второй и третий каналы

5 содержат по трп управляющие шины 7 — 9, 10 — 12 и 13 — 15 соответственно. На шины первого, второго и третьего каналов соответственно пода(отся управляющие сигналы А@, В(), С(), А("), В(п) С("), А ("), В(и), С(гп) .

10 (I) т. (П) ъЛШ1

Входная информация Х, (, ™(, для ячеек 1, 3 и 5, подаваемая с выходов ячеек предыдущего разряда, поступает по шинам

16 — 18 на входы Ь, с и d ячеек 1, 3 и 5. На входы а, f и 0 тех же ячеек поступает управляющая информация с соответствующих шин 7 — 9; 10 — 12; 13 — 15. Входы 19 — 21 предназначены для подачи внешней информации (1 (, Y(, Y ). Выходы и ячеек 1, 3 и 5 (I) (II) (III) (точки 22, 23 и 24) соединены соответственно со входами b, с и d ячеек 2, 4 и 6 следующего разряда.

Элементарная ячейка состоит из линейного сумматора и двух дискриминаторов. Линей25 ный сумматор содержит шесть групп диодов с объединенными анодами (25 и 26; 27 и 28;

29, 30 и 31; 32, 33 и 34; 35, 36 и 37; 38, 39 и

40). Точка объединения анодов диодов 25 и

26 соединена через «весовой» резистор 41 с

30 положительным источником питания 42. Точки объединения анодов остальных групп диодов

423175

Зо

65 соединены через соответствующие «весовые» резисторы 43 — 47 с положительным источником питания 48. Катоды диодов 26, 28, 30, 33, 36 и 39 объединены в точке 49, соединенной через три последовательно включенных «суммирующих» резистора 50 — 52 с отрицательным источником питания 53, Точка 54 объединения резисторов 50 и 51 соединена с эмиттером транзистора 55, база которого через резистор

56 соединена с источником питания 48. Точка

57 объединения резисторов 51 и 52 присоединена к базе транзистора 58, эмиттер которого

«заземлен». Точка 49 соединена с первым эмиттером двухэмиттерного транзистора 59, база которого через резистор 60 соединена с источником питания 48.

Коллектор транзистора 55 соединен с базой транзистора 61, эмиттер которого «заземлен».

Коллектор транзистора 61, объединенный со вторым эмиттером транзистора 59 и с анодом диода 62, соединен через резистор 63 с источником питания 42.

Катод диода 62, объединенный с базой гранзистора 64, соединен через резистор 65 с

«земляной» шиной. Коллектор транзистора 59 соединен с базой транзистора 66, эмиттер которого «заземлен». Точка объединения коллекторов транзисторов 66 и 58 и базы транзистора 67, имеющего «заземленный» эмиттер, соединена через резистор 68 с положительным источником питания 42 и через резистор 69 с «земляной» шиной. Коллектор транзистора

64, объединенный с катодом диода 40 в точке

70 (выход h ячейки), соединен через резистор

71 с источником питания 42. Коллектор транзистора 67 (точка f ) соединен с точкой объединения анодов диодов 25 и 26.

Линейный сумматор состоит из элементов

25 — 41, 43 — 47, 50 — 52, однопороговый дискриминатор (Д1) — из элементов 55, 56, 61 — 65 и 71, трехпороговый дискриминатор (Д2) из элементов 55, 56, 58, 59 — 61, 63 — 41.

Резистор 41 является общим для линейного сумматора и дискриминатора Д2, а элементы

55, 56, 61, 63 — для дискриминаторов Д1 и Д2.

Регистр работает следующим образом.

Линейный сумматор предназначен для суммирования токов, протекающих через «весовые» резисторы 41, 43 — 47 в точку 49, Суммарный ток протекает через резисторы 50 — 52 к источнику питания 53.

Сопротивления «весовых» резисторов обратно пропорциональны их «весам». Причем «веса» резисторов 43 — 45 равны единице, «веса» резисторов 46 и 47 — четырем, а «вес» резистора 41 должен быть больше или равен шести. При наличии тех или иных комбинаций входных сигналов (входами линейного сумматора являются катоды диодов 25, 27, 29, 31, 32, 34, 35, 37, 38, 40) ток через суммирующие резисторы 50 — 52 можно характеризовать так называемой взвешенной суммой (Z), равной сумме «весов» тех весовых резисторов, через которые течет ток в точку 49. Например, если на катоды диодов 27, 29, 31, 32. 34, 38 и 40 подан высокий положительный потенциал (ло гическая «1»), а на катоды диодов 25, 35, 37— низкий (логический «О»), то взвешенная сум»а, характеризующая величину тока через

«суммирующие» резисторы 50 — 52, равна семи. Однопороговый дискриминатор Д1, входом которого является точка 54, имеет «порог», равный четырем (Т=4), т. е. сигнал на его выходе (точка 70) h=1 только в том случае, когда взвешенная сумма Z)4, При этом потенциал в точке 54 достаточно высок для того, чтобы ток от источника питания 48 втекал в базу транзистора 61 через транзистор

55, что обеспечивает выключение транзистора

64 и появление логической «1» в точке 70 (на выходе h ячейки). Если Z<4, то ток от источника питания 48 течет через резистор 56 и переход база-эмиттер транзистора 55 в точку 54, что приводит к выключению транзистора 61. При этом ток от источника питания 42 течет через резистор 63 и диод 62 в выходной каскад, транзистор 64 открывается, и в точке 70 устанавливается низкий потенциал (h=0). Трехпороговый дискриминатор Д2, входами которого являются точка 49 и резисторы 45 и 47, вырабатывает на выходе f (коллектор транзистора 67) сигнал «1» только в тех ситуациях, когда взвешенная сумма удовлетворяет одному из следующих условий:

7 1ц = 2 (Z(4 или 2 Т@ = 6.

Первое условие соответствует случаю, когда потенциал в точке 49 оказывается выше порога срабатывания инвертора на транзисторах

59 и 66, но ннжс порога срабатывания инвертора на транзисторах 55 и 61 и ниже порога открывания транзистора 58. При этом транзистор 66 включается, транзисторы 58 и 67 выключаются, и потенциал на коллекторе транзистора 67 соответствует логической «1», При выполнении второго условия (Z) 6) потенциал в точке 57 достаточен для открывания транзистора 58, что также приводит к появлению потенциала логической «1» на коллекторе закрытого транзистора 67. При Z<2 потенциалы в точках 49, 54 и 57 недостаточны для открывания транзисторов 66, 61 и 58 соответственно, что приводит к появлению потенциала логического «О» на коллекторе открытого транзистора 67. При 4

59 в коллектор открытого транзистора 61, что, в свою очередь, вызывает запирание транзистора 66 и, следовательно, включение выходного транзистора 67, на коллекторе которого появляется потенциал логического «О».

Рассмотрим цикл работы исправного резервированного сдвигового регистра.

Для установки регистра в исходное (нулевое) состояние подают потенциалы логичес423175

25 ких «О» на все управляющие шины (7 — 15).

При этом а=0, f=O, @=0 для всех ячеек регистра, поэтому для каждой из них Х<2, h=0. По окончании переходных процессов в схеме на шины 8, 11 и 14 подаются единичные управляющие сигналы (В< ) = В<") = В<" ) =1) .

Для записи внешней информации(У) ), Yg ), У) ))

«) «I) (III) в i-й разряд регистра, предварительно установленного в нулевое состояние, необходимо подать следующую комбинацию управляющих сигналов:

У«) =- А(") = А<" ) = О, B

При этом сигналы h на выходах ячеек i-ro разряда равны «1», если у(!) у(г!) у(п!) 1 так как внешние информационные сигналы поданы на входе е, имеющие «вес» T =4.

В противном случае, (уР: y() y()p)y(4 h=p

В режиме хранения информации

А< ) = А<п) = А<" ) = С< ) = С<") = C«I!) = О, В " = В(п) = B(" ) = 1.

Сигналы на выходах h ячеек не зависят от внешних информационных сигналов, действующих на входах ячеек b, c, d, е, и определяются ранее записанными значениями Действительно, взвешенная сумма внешних информационных сигналов b, с, d и е не может превысить трех (сигнал е не участвует в образовании взвешенной суммы, так как 1/ е=0) и, следовательно, изменить состояния Д1, имеющего порог T=4; состояние Д1 является устойчивым, так как из условия h=O следует, что Z<4, h=o, а из условия й= 1 следует, что

Z)4, h= l. Сигнал / на коллекторе транзистора 67 не зависит от сигнала и и определяется только комбинацией входных сигналов

Г=Ь| сЧЬЛdgcgd.

Действительно, при h=0 0

f =Ь/ с /Ь/,(\/с/ d. Лналогичпо при h=-1, 4

Х)б,т. е. и в этом случае,f =б/,с,/Ь/ dVckd

Таким образом, в режиме хранения информации ячейка совмещает функции хранения

5 «собственцой» информации на выходе h и выработки сигнала f, равного «большинству» сигналов, подаваемых на три входа ячейки с выходов трех ячеек предыдущего разряда.

Для осуществления сдвига информации на

10 один разряд вправо достаточно переписать скорректированную ш(формацшо с выхода на выход Й у всех ячеек сдвигового регистра.

Такая процедура реализуется в два этапа (t и t+1):

А< )(t) =А()(t) =A« !)(t) =1; в()(t)=:в()(t) =в()(t) = c()() =

= С<(!) () = С() () = О;

А() (t + 1) = А(п) (t + 1) = А<п ) (t + 1) =— < «) t ({ 1) =- С«!) (-+- 1) = С<" ) (t -{- 1) = О;

В«) (/ — 1) = В« ) (t + 1) = B«r!) (t + 1) = 1

На первом этапе на выходе 70 появляется информация h= j, »a втором этапе она запоминаетсяся.

Резервированный сдвиговый регистр сохра30 няет работоспособность прп одновременном нарушении работоспособности одной из ячеек в каждом разряде.

Предмет изобретения

Резервирова(шый сдвпговый регистр, состоящий из трех каналов, содержащих соединенные поразрядно элементарные ячейки, число которых в каждом канале равно разрядности

40 регистра, отличающийся тем, что, с целью увеличения быстродействия Ir надежности, каждая элементарная ячейка содержит трехпороговый и одпопороговый логические элементы, име)ощис обп<ий входной линейный

45 сумматор, выходы которых через схему «И» соединены с двумя управляющимн входами ячейки и подключены к двум входам л)шейного сумматора.

423175

Составитель И. Долгушева

Техред Т. Миронова Корректор И. Позняковская

Редактор Л. Утехина

Типография, пр. Сапунова, 2

Заказ 2222/15 Иэд, ¹ 717 Тираж 591 Подписное

UÍÈHÏÈ Государственного комитета Совета Министров СССР но делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/5