Аналого-цифровой преобразователь

 

1 1> 428547

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Зависимое от авт. свидетельстьа— (22) Заявлено 27.01.72 (21) 1746476/2G-9 (51) М.Кл. Н 03k 13/17 с присоединением заявки гхт-Государственный камитет

Совета Министров СССР по делам иэобретений и открытий (32) 11риорптет—

Он, блt,êо«яно 15.05,7-1. Б|оллстснь № 18 (53) хДК 681325 (088.8) Дата опубликования описания 28.1.75 (72) .мГ! Dp ы гзоб1)стен«я

А. И. Воителев и И. А. Жигунов (71) Заявитель (54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ

Изобретение относится к области автоматики, Bbl lac «T . bttoÉ ТохННКН и. изме1эительноп тех;и игк и.

Известны аналого-цифровые преобразователи, содержащие гг-разрядный триггерный регистр и цифроаналоговый преобразователь, сравнивающее устройство с инверсным и неинверснывм выходa ì«, блок формирования уровнеп -.равнения и блок управления.

С целью значительного снижения требований к ооновным характеристикам и упрощегшя схем«ой реализации сравнивающего устройства, повышения бьгстродействия и достовер ности преобразования в предлагаемое устройство введеши цифроуиравляемый резистор, (гг+1) унтравляющие входы которого соединены с соответствующими тактовыми выходами блока управления, два дополнительных, аналогичных основному,сравнивающих устройств, 1срвыс входы которых объединены и соединены с выходами цифроаналогового нреобрaçîâaтеля и цифроунтравляемото резистора, вторьц входы индивидуально соединены с соответствующими выходахги блока формирования уровней сравнения, и схемы «И» на два входа, я 25 также трпггерный .регистр выполнен «виде ре«ерсивного счетчика с входами сложения в вычпташи в каждом разряде н имеет на этих входах одпнаковыс для каждого разряда логические блоки, содержащие по четыре схемы 30

«И» и «ИЛИ», при этом входы первой и второй схем «ИЛИ» логического блока К-ro разряда соединены соответственно с единичными и нулевыми выходами триггеров К старших разрядов регистра, первые входы первой, второй, третьей и четвертой схем «И» соединены индивидуально с инверсным и пеинверсным выходами осповного, инверсным выходом первого и неинверсным выходом второго дополна тельных сравнивающих устройств соответствешю, вторые входы первой и третьей схем

«И» соединены с выходом первой схемы

«ИЛИ», вторые входы второй и четвертой схем «И» соединены соответственно с выходом второй схемы «ИЛИ» и выходом схемы «И» на два входа, который также соединен с четвертым входом первой схемы «И», третьи входы первой и второй схем «И» и третьей и четвертой схем «И» попарно объединены и соединены соответственно с К-ми (К+1)-м тактовыми выходамп блока управления; выходы первой и третьей схем «И» и второй и четвертой схем «И» соединены соответствешю с входами третьей и четвертой схем «ИЛ11», выходы которых подключены 1шдивидуально к «ходам Вычитания и сло;кения К-го разря да регистра, а неипверсный выход первого и инверсный выход второго дополнительных сравнивающих устройств соединены с входамч схемы «И» ня двя входа.

428547

На чертеже представлена блок-схема предлагаемого аналого-цифрового преобразователя.

Устройство содержит цифроаналоговый преобразователь 1 типа код-ток, выход которого соединен с входом 2, предназначенным для подключения аналогового сигнала тока, триггерный регистр 8 формирования кода результата преобразования, сравнивающее устройство 4, блок 5 формирования уровней сравнения, блок б управления, вырабатывающий необходимые для поразрядного кодирования тактовые сигналы, цифроуправляемый резистор 7, два дополнительных сравнивающих устройства 8 и 9, схему «И» 10 на два входа и логический блок 11. Триггерный регистр 8 выполнен в виде реверсивного счетчика с входами сложения и вычитания в каждом разряде. Логический блок 11 для:каждого из п-разрядов регистра содержит схемы «И» 12 — 15 и схемы «ИЛИ» 1б — 19 и вход 20.

В предлагаемом преобразователе сравнивающее устройство 9 имеет верхнюю границу порога срабатывания +Еиакс =1 »;êñ ° R, a

1 нижшою — (+ — Е. а .) где 1. а сс — макси3 мальная величина входного сигнала, а R— величина сопротивления цифро-управляемого резистора 7 в первом такте преобразования.

Сравнивающее устройство 4 имеет соответст1 венно вернюкэ границу (+ — Е .. ) и нижшою

1 границу (—,— Е.. ) сравнивающее устройст5

1 во 8 имеет верхшо|о границу (—,— Е. ° .) и

3 нижшою границу (— Емакс =1комк макс Я), где 1;.. — максимальная велпч.ша компенсирующего сигнала обратной связи, вырабатываемого схемой цифроаналогового преобразователя 1. Причем — Ек °;. (= Е.. °;.) и, следовательно, ) !ксив макс = 1вz. макс (, Предлагаемый аналого-цифровой преобразователь работает следующим образом.

По сигналу, поступающему от устройства более высокого ранга на вход 20, блок б управления вырабатывает сигнал, устанавливающий триггеры регистра 8 в «пулевое» состояние. В блоке б вырабатывается сигнал первого такта, который устанавливает величину сопротивления в цифроуправляющем резисторе 7, равную R На первых входах сравнивающих устройств образуется сигнал напряжения 1вк-.R. От блока 5 на вторые входы сравнивающих устройств 4, 8 и 9 постоянно подаются уровни сравнения, номинальные зна2 чепия которых равны 0 —,-Е.. . и +,— E. ! 3 4

Сигнал первого такта воздействует также через схемы логического блока 11 на входы

1О

65 регистра 8 и в зависимости от состояния сравнивающих устройств либо устанавливает триггер старшего разряда в «единичное» состояние, либо оставляет его в «нулевом» состоянии. После этого в блоке б вырабатывается сигнал второго такта.

Во втором такте преобразования величина сопротивления цифроуправляющего резистора 7 устанавливается равной 2R.

На объединенных входах сравнивающих устройств образуется сигнал, равный (1"— — 1 .» ) 2Р, где 1 .. — компенсирующий сигнал обратной связи, образованный в первом такте и равный либо нулю, либо величине 1.- . /2.

В зависимости от состояния триггера старшего разряда регистра 8 и выходных сигналов сравнивающих устройств во втором такте может быть выработан сигнал сложения или вычитания, поступающий в предыдущий (в данном случае ста1 ший) разряд регистра 8.

Сигнал сложения вырабатывается в том случае, если все сравнивающие устройства

9, 4 и 8 находятся в «единичпых» состояниях, а один из предыдущих (в данном случае старший) разрядов регистра 8 — в «нулевом». Сигнал вычитания вырабатывается, если все сравнивающие устройства 9, 4 и 8 находятся в «нулевых» состоян иях, и хотя бы один из предыдущих (в данном случае старший) разрядов регистра 8 в «единичном», причем при помощи схемы «И» 10 на два входа запрещается подача сигналов сложения или вычитания во второй разряд регистра 8.

Есле же сравнивающие устройства 9, 4 и 8 находятся соответственно в состояниях 011 илп 001, то вырабатываются сигналы сложения (011) или вычитания (001), поступающие в разряд регистра 8, соответствующий данному такту. При этом сигнал вычитания вырабатывается только в том случае, если один из предыдущих разрядов регистра 8 находится в

«единичном» состоянии. (За «единичное» состояние сравнивающего устройства принимается такое состояние, когда па его неинверсном выходе имеется уровень, открывающий схему «И»).

Для К-го разряда в К-ом такте сигнал на сложение или вычитание через схемы «И» 18 и 12 и схемы «ИЛИ» 17 и 1б поступает только в том случае, если сравнивающие устройства находятся в состояниях 011 или 001, так как в других случаях (сравнивающие устройства находятся в состояниях 000 или 111), сигнал, вырабатываемый схемой «И» 10 на два входа, на вход которой присоединены «инверсный» выход и «неинверсный» выход сравнивающих устройств 9 и 8 соответственно, закрывает схемы «И» 18 и 12. В то же время, сели предыдущие старшие (К вЂ” 1) разряды находятся в «нулевом» состоянии, то схема

«ИЛИ» 19, на вход которой поступают «единичные» выходы со всех предыдущих К триггеров регистра 8, запрещает прохождение сиг428547 налов вычитания через схему «И» 12 и схему

«ИЛИ» 1б, при этом запрет на сигнал сложения не нужен, так как начальное состоян ие

К-го разряда регистра 8 в К-м такте «нулевое», и поэтому оп не может быть переполнен.

В (К+1)-ом такте в случае, если сравнивающие устройства находятся в одном из двух состояний 000 или 111, вырабатываются через схемы «И» 14 и 15 и схемы «ИЛИ» 1б и

17 сигналы вычитания или сложения в К-й разряд регистра 3. Причем, если все К предыдущих разрядов регистра 8 находятся в «нулевом», либо в «единичном» состоянии, то благодаря наличию схем «ИЛИ» 19 и 18 (входы схемы «ИЛИ» 18 подсоединены к «нулевым» выходам трнггеров старших К-разрядов репистра 8), прохождение этих сигналов через схемы «И» 14 и 15 запрещается.

Поскольку сопротивление цифроуправляемого резистора 7 в каждом такте увеличивается в два раза, уровень сигнала на объединенном входе сравнивающих устройств определяется выражением, Е, = (I,„. — h I,,„„; . а; ) . 2" — . P, i=1 где к — 1, 2, ...., n, (п+1), а — двоичная цифра

1-го разряда триггерного регистра, принимающего значения 0 или «1», что обеспечивает постоянство динамического диапазона работы сравнивающих устройств.

В то же время в данном аналого-цифровом преобразователе имеется возможность на последующих тактах исправить ошибки, возникающие ранее, в частности те, которые вызываются «грубостью» сравнивающих устройств.

Таким образом, требования к прецизионности сравнивающих устройств и блока формирования уровней сравнения значительно снижаются, так как зона нечувствительности до самого последнего такта каждого из сравнивающих устройств может иметь величину, рав2

nvlo (— Еиакс, 3

Предмет изобретения

Аналого-цифровой преобразователь, содержащий и-разрядный триггерный регистр и цифро-аналоговый преобразователь, сравнивающее устройство с инверсным и неинверс5

2,5

50 пым выходами, блок формирования уровней сравнения и блок управления, отлачиющаася тем, что, с целью значительного снижения требований к основным характеристикам н упрощения схемпой реализации сравнивающего устройства, повышения быстродействия и достоверности преобразования, в него введены цифроуправляемый резистор, (и+1) управляющие входы которого соединены с соответствующими тактовыми выходами блока управления, два дополнительных, аналогичных основному, сравнивающих устройств, первые входы которых объединены и соединены с выходами цифро-аналогового преобразователя и цифроуправляемого резистора, вторые входы индивидуально соединены с соответствующими выходами блока формирования уровней сравнения, и схема «И» на два входа, а триггерный регистр выполнен в виде реверсивного счетчика с входами сложения и вычитания в каждом разряде и имеет на этих входах одинаковые для каждого разряда логические блоки, содержащие по четыре схемы «И» и

«ИЛИ», при этом входы первой и второй схем

«ИЛИ» логического блока К-го разряда соединены соответственно с единичными и нулевыми выходами триггеров К старших разрядов регистра, первые входы первой, второй, третьей и четвертой схем «И» соединены индивидуально с инверсным и неинверсным выходами основного, инверсным выходом первого и неипверсным выходом второго дополнительных сравнивающих устройств соответственно, вторые входы первой и третьей схем

«И» соединены с выходом первой схемы

«ИЛИ», вторые входы второй и четвертой схем «И» соединены соответственно с выходом второй схемы «ИЛИ» и выходом схемы

«И» на два входа, который также соединен с четвертым входом первой схемы «И», третьи входы первой и второй схем «И» и третьей и четвертой схем «И» попарно объединены и соединены соответственно с К-ым и (К+1)-ым тактовыми выходами блока управления; выходы первой и третьей схем «И» и второй и четвертой схем «И» соединены соответственно с входами третьей и четвертой схем «ИЛИ», выходы которых подключены индивидуально к входам вычитания и сложения К-ro разряда регистра, а неинверсный выход первого и инверсный выход второго дополнительных сравнивающих устройств соединены с входами схемы «И» на два входа, Составитсль С. Лукинская

Тс род 3. Тараненко

Корректор Н. Лун

Гсдантс р Т. Морозова

Обл. тии. Костромского управаe»ия издательств, ио..пира >ии и к и1жпой торговли

Заказ 5023 Изд. ¹ 1604 Тираж 811 Подписное

Ц11И11ПИ Государственного комитета Coneòn Министров СССР ио делим изобретений и открытий

Москва, 7К-35, Раушская иаб., л. 4/5