Известны центральные процессоры, содержащие запоминающее устройство, устройсгво управления, регистр команд, арифметическое устройство, регистр кодов арифметических опер а ций.

В известных процессорах для увеличения быстродействия используется совмещение операций ввода-вывода с внутренними (вычислительными) процедурами и совмещение выполнения команды с выборкой кода следующей команды из запоминающего устройства.

Однако вышеуказанные совмещения не исключают простоев отдельных устройств процессора во время его работы. Так, при выполнении длинных арифметических операций после выборки из запоминающего устройства кода следующей операции простаивает центральное устройство управления. Не используется возможность выборки следующей команды сразу же после приема операндов в арифметическое устройство и возможность параллельной работы отдельных блоков арифметического устройства, например дешифратора кодов операций арифметического устройства и сум. матора. Все это снижает быстродействие процессора.

Целью изобретения является повышение быстродействия процессора за счет того, что при выполнении арифметической операции производится выборка следующей команды и ее операндов, и если она окажется арифметической, то в определенный момент выполнения предыдущей арифметической операции начинается ее выполнение в арифметическом устройстве, и одновременно производится выбор10 ка следующей команды из запоминающего устройства. Неждущие неарифметические операции совмещаются полностью с выполнением длинной арифметической операции, так как те и другие выполняются в разных устройствах

15 процессора независимо друг от друга, Сущность изобретения заключается в том, что в центральный процессор введены регистр групп кодов, схема готовности арифметического устройства, схема разрешения запроса па20 мяти, первый вход которой соединен с вторым выходом арифметического устройства, второй вход вЂ” с третьим выходом запоминающего устройства и с третьим входом устройства управления, четвертьш вход которого подключен

25 к выходу схемы разрешения запроса памяти, третий выход устройства управления соединен с вторым входом регистра кодов арифметических операций и с четвертым входом арифметического устройства, третий выход которого

30 через регистр групп кодов сосдинсн с пятым

438015 входом арифметического устройства, четвсртым выходом подключенного к первому входу схемы готовности арифметического устройства, второй вход и выход которой соединены соответственно с четвертым выходом и пятым входом устройства управления.

На чертеже представлена схема прсдлагасмого процесса.

Схема содержит запоминающее устройство

1; устройство 2 управления; арифметическое устройство 3, в состав которого входят блок

4 управления и блок 5 операций; регистр б команд; регистр 7 кодов арифметических операций, регистр 8 групп кодов; схему 9 разрешения запроса памяти; схему 10 готовности арифметического устройства.

Центральный процессор работает следующим образом.

Устройство 2 управления вырабатывает сигнал запроса очередной команды из запоминающего устройства 1 и ее адрес. Выбранная команда из запоминающего устройства 1 поступает в регистр б команд. Устройство управления производит расшифровку этой команды по следующим признакам: требуется ли обращение к запоминающему устройству за числом или нет; содержит ли команда арифметические операции или нет; ждущая команда или нет.

Если требуется выборка из запоминающего устройства чисел, то устройство управления вырабатывают сигнал запроса запоминающего устройства по требуемому адресу. Если расшифрованная команда окажется неарифметической и неждущей, то она выполняется в устройстве управления. При этом запрос запоминающего устройства на выборку следующей команды формируется в устройстве управления по сигналу готовности памяти из запоминающего устройства, не ожидая окончания выполнения этой операции.

При арифметической операции параллельно с запросом чисел из запоминающего устройства производится перепись кода операции из регистра б команд в регистр 7 кодов арифметических операций по сигналу из устройства 2 управления при условии поступления разрешения в устройство 2 из схемы 10 готовности арифметического устройства.

По этому сигналу в блоке 4 управления арифметического устройства 3 формируется сигнал разрешения приема операндов из запоминающего устройства 1 в блок 5 операций арифметического устройства 3. Формирование запроса следующей команды при выполнении арифметических операций производится в устройстве управления по сигналу из схемы 9 разрешения запроса памяти, который формируется при наличии сигнала готовности памяти из запоминающего устройства 1 и сигнала из блока 4 арифметического устройства 3 (приема операндов в блок 5 арифметического устройства 3), не дожидаясь выполнения этой операции. Из регистра 7 код операции поступает на дешифратор в блок 4 управления

4 арифметического устройства 3. С дешифратора расшифрованный код операции поступает на определенные схемы арифметического устройства 3 для выработки управляющих сигналов, которые необходимы при выполнении первой половины арифметических операций.

Одновременно он фиксируется в соответствующих триггерах регистра 8 групп кодов. Сигналы с этих триггеров участвуют в формировании блоком 4 управления арифметического устройства 3 управляющих сигналов, необходимых при завершении арифметических операций.

Наличие регистра 8 групп кодов позволяет, не дожидаясь конца арифметической операции, начать выполнение следующей арифметической операции, так как к определенному моменту. времени, которому соответствует выработка сигнала готовности арифметического устройства, приемные регистры кода и операндов можно использовать для приема новой информации, не нарушая завершения выполнения предыдущей операции. Начало выполнения этой арифметической операции аналогично вышеприведенной. При этом запрос и выборка следующей команды производится аналогично предыдущей. Таким образом, при выполнении арифметической операции производится выборка следующей команды и ее операндов, и если она окажется арифметической, то в определенный момент выполнения предыдущей арифметической операции начинаегся ее выполнение в арифметическом устройсгве

3, и одновременно производится выборка.следующей команды из запоминающего устройства 1.

В отличие от частичного совмещения двух последовательно выполняемых арифметических операций, неждущие неарифметические операции совмещаются полностью с выполнением длинной арифметической операции, так как те и другие выполняются в разных устройствах процессора независимо друг or друга. Это происходит следующим образом, После приема кода арифметической операции в регистр 7 операндов в приемные регистры арифметического устройства 3 производится выборка следующей команды, сигнал запроса которой формируется в устройстве 2 управления по сигналу со схемы 9 разрешения запроса памяти, и если она окажется неарифметической и неждущей, то ее выполнение производится так, как было описано выше, а запросы последующих команд формируются устройством управления по сигналу готовности памяти.

Если какая-либо из команд окажется неарифметической и ждущей конца арифметической операции, выполнение ее и запрос следующей начинается после поступления сигнала со схемы 10 готовности арифметического устройства.

При неарифметической операции из арифметического устройства 3 подается разрешающий сигнал, и выходной сигнал определяется сиг438015 налом, поступающим из устройства 2 управления.

Если выполняется арифметическая операция, то после расшифровки кода операции схема 10 готовности арифметического устройства запирается сигналом из арифметического устройства 3. В момент времени, когда приемные регистры кода операции и операндов арифметического устройства 3 не требуются для дальнейшего выполнения арифметической операции, блок 4 управления арифметического устройства 3 вырабатывает разрешающий сигнал на входе схемы 10 готовности арифметического устройства.

Предмет изобретения

Центральный процессор, содержащий устройство управления, арифметическое устройство, запоминающее устройство, первый и второй входы которого соединены соответственно с первыми выходами устройства управления и арифметического устройства, первый выход запоминающего устройства подключен к первому входу устройства управления, второй выходвЂ” к первому входу арифметического устройства и входу регистра команд, первый выход которого соединен с вторым входом устройства управления, второй выход вЂ” с первым входом регистра кодов арифметических операций, выход которого подключен к второму входу

5 арифметического устройства, третий вход которого соединен с вторым выходом устройства управления, отл и ч а ю щий ся тем, что, с целью повышения быстродействия, в него введены регистр групп кодов, схема готовности арифме10 тического устройства, схема разрешения запроса памяти, первый вход которой соединен с вторым выходом арифметического устройства, второй вход вЂ” с третьим выходом запоминающего устройства и с третьим входом уст15 ройства управления, четвертый вход которого подключен к выходу схемы разрешения запроса памяти, третий выход устройства управления соединен с вторым входом регистра кодов арифметических операций и с четвертым вхо20 дом арифметического устройства, третий выход которого через регистр групп кодов соединен с пятым входом арифметического устройства, четвертым выходом подключенного к первому входу схемы готовности арифметиче25 ского устройства, второй вход и выход которой соединен соответственно с четвертым выходом и пятым входом устройства управления.

43801о

Составитель А. Жеренов

Техред 3. Тараненко

Редактор Е. Караулова

Корректор Л. Царькова

Типография, пр. Сапунова, 2

Заказ 3520/9 Изд. Жз 1847 Тираж 624 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, )К-35, Раушская наб., д. 4у5

Процессор для контроля цифровых схем // 435527

Устройство дш упр^србщстеамитранспортными // 433493

Система т'йлеуправления горочными локомотивами np^f параллельном ha.jib^ite составов; на сортировочную горку // 433492

Патент 433485 // 433485

Сштшда обработки данных1 т бii^f;'- vij- i^ о г^ ал // 433484

Вычислитель цифрового настраивающегося автопилота // 432522

Модель дуги для определения экстремальныхпутей в сетях // 432508

Электронная клавишная вычислительнаямашина // 432507

Устройство для решения задач на графах // 2100838

Изобретение относится к вычислительной технике и может быть использовано для определения состава и веса критических путей в орграфе без петель

Вычислительное устройство с чередующимся обслуживанием нескольких командных потоков // 2101759

Изобретение относится к вычислительной технике и может быть использовано в электронной цифровой вычислительной машине

Вычислительное устройство с чередующимся обслуживанием нескольких командных потоков // 2101759

Ассоциативный коммутатор // 2101760

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах для связи процессоров с внешними устройствами, между процессорами, а также между процессорами и запоминающими устройствами

Устройство для обработки для экспертной системы // 2103731

Изобретение относится к вычислительной технике и используется для обработки сигналов, которые состоят из множества компонентов, каждый из которых представляет какой-то один аспект физического объекта

Способ проведения электронной игры и система для его осуществления // 2105586

Изобретение относится к электронным играм

Управляемая от эвм телекоммуникационная установка // 2106008

Микроэвм // 2108619

Изобретение относится к области микропроцессорной техники, в частности, может применяться для реализации обмена информацией

Система передачи стоимости // 2108620

Изобретение относится к системам передачи стоимости товара при безналичных операциях