Логическое полноточное запоминающее устройство

 

(> 470861

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Своз Советскин

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 19.03.74 (21) 2006700/18-24 с присоединением заявки №вЂ” (23) Приоритет—

Опубликовано 15.05.75. Бюллетень № 18

Дата опубликования описания 11,05.76 (51) М.Кл. G llc 15/00

Государственный комитет

Совета Министров СССР па делам изаоретений и открытий (53) УДК 628.327.6 (088.8) (72) Авторы изобретения (71) Заявитель

Е. П. Балашов и Е. E. Владимиров

Ленинградский ордена Ленина электротехнический институт имени В. И. Ульянова (Ленина) (54) ЛОГИЧЕСКОЕ ПОЛНОТОЧНОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО

Предложенное устройство относится к ооласти вычислительной техники и может быть использовано для хранения и переработки дискретной информации.

Известно логическое полноточное запоминающее устройство, содержащее накопитель с числовыми линейками, с элементами памяти на двух сердечниках с прямоугольной петлей гистерезиса, регистры признаков обращения и слова, разрядные вентили; разрядные элементы «ИЛИ», усилители чтения, генераторы тока запрета, тока прямоугольной формы и тока пилообразной формы, управляющие и выходные вентили, разрядные элементы задержки и вентили единичного и нулевого входов.

Недостатком известного устройства является сложность схемы и большое количество оборудования, что снижает информационную надежность. Кроме того, известное устройство пе позволяет реализовать полный набор логических операций, что сужает его функциональные возможности и область применения.

Целью изобретения является повышение надежности работы устройства и расширение области его применения.

Поставленная цель достигается тем, что устройство содержит схемы «ИЛИ», входы которых подключены к соответствующим выходам регистра адреса, а выходы — через выходные вентили к выходам соответствующих усилителей считывания.

На чертеже изображена схема устройства.

Предложенное устройство содержит нако5 питель, выполненный на интегральных числоBbIx ферритовых линейках 1, с шинами опроса 2, записи 3, запрета 4 и считывания 5, формирователи опроса 6, записи 7 и запрета

8, адресные 9 и разрядные 10 вентили, регист1О ры адреса 11 и числа 12, усилители считывания 13, выходные вентили 14, схемы «ИЛИ»

15 и 16, ши)ны прямой адресной переменной х)(t)... xÄ (t) и пьяны инверсной адресной переменной, х1(t) 1... „(t), соответствующие

1-му и и-му адресам, (f141з f4 fs т61,) управляющие сигналы, à Z) (t),... Z „(t) — выходные переменные соответствующйе 1-му и P-му разрядам.

В исходном состоянии в регистре адреса 11 хранится переменная (х) =(х), хе... х„ х„ ) а переменная (у) = (у), у2 ° у, хранится в элементах памяти интегральных числовых ферритовых линеек 1 накопителя.

Так как регистр адреса выполнен на триггерах, имеющих прямой и инверсный выход, то переменная (х) представлена в виде (х)

=(х)х1, х2 х2...х .. 1 хп -1 1 хп хп 1.

В предлагаемом устройстве используется зо принцип суперпозиция выходной переменной

470861

5 сигнала э. д. с. не наведе cë и на выходе усилителя считывания сигнал также будет отсутствовать, т. с. 7„,,, (t) = 0.

При xi(t) =1, vi(t) =-О, y(t) =0 и f (t) =1 или x>(t) =1, xi(t) =О) х (t) 1 и f4(t) =1 со ответствующий адресный вентиль 9 будет закрыт, сигнала опроса с вентиля опроса 6 в шину опроса 2 не поступит и Z„,, (t) =О.

При xi(t) =О, х (t) =1, y(t) =1 и f4(t) =1 откроется формирователь опроса 6 и импульс тока опроса, поступивший на шину опроса 2, перемагнитит элемент памяти и на шине считывания появится сигнал э.д.с., который поступит на соответствующий данному разряду усилитель считывания 13, с выхода последнего снижается усиленный сигнал, т. е.

Z„,„(t) =1. Следовательно, можно записать, что Z=x у.

Аналогично выполняются и все остальные операции.

Z(t) с адресными переменными х(1) и x(t)

При этом логические операции над переменными (х) и (у) являются поразрядными операциями, поэтому достаточно рассмотреть реализацию операции для одного разряда информации.

Обозначим через q(t+ 1) =ср(у) t) псреключательную функцию элемента памяти интегральной числовой ферритовой линейки. Для элемента памяти представленного устройства можно записать переключательпую функшпо в виде (q) ) (xfivxf ) pf v((xf vxf ) pfäv(xf vxf )1 ч(у) ( а выходную переменную можно представить выражением (Е ры») — ((xf vxf>) ф (y) v (xf>vxf4) р (у) vxf|;vxf ) при ограничениях, накладываемых на управляющие сигналы

Предмет изобретения

25 (f f3vf f4vf f vf f vf f vf f vf4f| ) = 0

Логическое пол ноточное запоминающее устройство, содержащее накопитель, выполненный на интегральных числовых ферритовых линейках, прошитых ши нами опроса, записи и запрета, формирователи опроса, записи и запрета, входы которых соединены с соответствующими выходами адресных вентилей, а выходы — — соответственно с шинами опроса, записи и запрета, входы адресных вентилей соединены с соответствующими выходами регистров адреса и числа, выходные вентили и усилители считывания, отлича ои(ееся тем, что, с целью повышения .надежносгде р (1) — разрядная двоичная переменная.

При различных разрешенных комбинациях управляющих сигналов предлагаемого устройства и p(t) =1 для иллюстрации его принципа действия приведена таблица функциональных возможностей, н которой представлены четырнадцать логических операций н не включены ввиду простоты реализации «константа нуль> н «константа единица».

В качестве примера рассмотрим выполнение первой по порядку операции, приведенной в таблице.

3О

35 у.,уо

П.П. (живых) (12) Допустим x>(t) =О, х (1) =1, у(1) =0 н

f4(t) =1, тогда откроется соответствующий формирователь опроса 6 и импульс тока опроса поступит на соответствующую одноименную шину 2. При этом переключения элемента памяти не произойдет, на шине считывания ти работы устройства и расширения области его применения, оно содержит схемы «ИЛИ», входы которых подключены к соответствую-. щим выходам регистра адреса, а выходы —. через выходные вентили — к выходам соответ-. ствующих усилителей считывания.

1

3

5

7

9

1О

11

12

13

О

О

О

О о

1

О о о о о

О о о

1

О

О

О

О

О о о о

1

О

О

О

О о

1 о

О

О

О

1 о о о

О

О о

О о о о о

1

1

О

О

О

О

lU

l5

О

О о о о

О о о

1

О

О

О о о о о о о о о о о о

1

1 ху ху

О

x — э у х

xVy х

1 ху ху — > у ху ху х / у ху ху у хvy х= у х у у у

xvy

X у-х х х- у

Х У

470861

y ) CocT3t3IITc.Ib В. Гордонова

Техред 3. Тараненко

Корректор Н. Стельмах

Редактор Н. Коган

МОТ, Загорский Жиливz

Заказ М 8233 Изд, Хе 1812 Тираж 648 Подписное

11НИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, 3К-35, Раушская наб., д. 4 5