Процессор для оперативного корреляционно-спектрального анализа

 

п) 477420

E О П

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Зависимое от авт, свидетельства (22) Заявлено 30.11.73 (21) 1973388/18-24 с присоединением заявки № (32) Ппиоритет

Опубликовано 15.07.75. Бюллетень № 26 (51) М. Кл. G 06f 15/34

Государственный комитет

Совета й1ннистров СССР по делам изобретений и открытий (53) УДК 681.332:519.2 (088.8) Дата опубликования описания 15.10.75 (72) Авторы изобретения

Ю. Б. Виленкин и В. И. Якименко (71) Заявитель (54) ПРОЦЕССОР ДЛЯ ОПЕРАТИВНОГО КОРРЕЛЯЦИОННОСПЕКТРАЛЬНОГО АНАЛИЗА

Изобретение относится к области спектральных средств цифровой вычислительной техники, предназначенных для вычисления статистических характеристик случайных процессов. Процессор может быть использован при решении задач распознавания образов, идентификации, техническои и медицинской диагностики.

Известно устройство, определяющее корреляционные и спектральные характеристики на основе методов быстрых ортогональных преобразований, которое содержит оперативное запоминающее устройство, соединенное с регистром-счетчиком адреса и с блоком коррекции, аналого-цифровые преобразователи, тактовый генератор. Недостаток известного устройства связан с большим объемом оперативной памяти.

Целью описываемого изооретепия является уменьшенис обьема оперативной памяти процессора для определения корреляционных и спектральных характеристик псследу емых процессов.

Описываемое устройство отличается тем, что содержит в каждом канале блок выработки сомножителя, подключенный к цифро-аналоговому преобразователю, к регистру-счетчику адреса, а выходами соединенный с блоком коррекции, один из входов блока выработки сомножителя подключен к тактовому генер атору.

Другие отличия состоят в том, что блок выработки сомножителя содержит сумматор, соединенный входами с блоком сдвигающих регистров, охваченных обратной связью, и с блоком определения знака слагаемых, второй вход которого подключен к счетчику, и в том, что второи блок выработки сомножителя со10 держит промежуточный блок сдвигающих регистров, подключенный входом к аналогоцифровому преобразователю второго канала, а выходом — к блоку сдвигающих регистров.

Для повышения точности получаемых оценок аналого-цифровой преооразователь напряжение-код второго канала содержит сбрасываемый интегратор входного напряжения.

На чертеже представлена блок-схема процессора оперативного корреляционно-спект20 рального анализа, предназначенного для вычисления 2>, коэффициентов разложения корреляционной функции в ряд по функции у олша р-го порядка, являющихся одновременно коэффициентами ортогонального разложения

25 спектральной плотности сигнала.

Можно показать, что наиоольшее быстродействие процессора обеспечивается при переборе номеров коэффициентов разложения в циклах их коррекции при счете со стороны

З0 старших разрядов, поэтому блок-схема про477420

30

Таким образом, f см

2сМ

2Р2 2Pr цессора представляет именно этот вариант его функционирования.

Оперативное запоминающее устройство 1 соединено двусторонними связями с блоком коррекции 2, а его адресные входы соединены с регистром-счетчиком адреса 3. Блоки 2 и 3 соединены с блоками 4 и 5, выработки сомножителей, блок 2 соединен также с выходом накопительного сумматора 6 в блоке 4 и с выходом накопительного сумматора 7 в блоке 5.

Блоки 8 и 9 определения знака слагаемых состоят из поразрядных схем неравнозначности и схемы четности числа единичных сигналов на выходах схем неравнозначности. Блоки 4 и 5 содержат, кроме того, входные аналого-цифровые преобразователи 10 и 11, блоки

12 и 13 циклических сдвиговых регистров, в которых каждый сдвиговый регистр содержит соответственно 2Р и 2р разрядов, счетчики сдвигов 14 и 15. В блоке 4 блок 10 соединен с блоком 12 через промежуточный блок 16 сдвиговых регистров, а в блоке 5 преобразователь 11 соединен с блоком 13 непосредственно.

Выходы блоков 12 и 13 соединены соответственно со входами сумматоров 6 и 7, вторые входы которых соединены с выходами блоков

8 и 9. Счетные входы счетчиков сдвигов 14 и

15 объединены с входами сдвигов блоков 12 и 13 соответственно. Выходы счетчиков 14 и

15 соединены соответственно с входами блоков 8 и 9. Вход сдвига в блоке 13 и счетный вход счетчика 15 соединены с тактовым генератором 17.

Выход переполнения (A — 2р1) — разрядка счетчика 15 соединен с входом сдвига блока

12 и со счетным входом счетчика 14. Выход переноса из старшего разряда счетчика 14 соединен со счетным входом регистра-счетчика адреса 3. Выход переноса из р -разряда блока 3 соединен с управляющим входом преобразователя 10 и входом сдвигов блока 16.

Работа процессора происходит следующим образом.

На один его вход подается сигнал 1 (), который квантуется в блоке 10 через интервал

T времени Ы= —, по мере поступления новых

2Р отсчетов из преобразователя 10 они продвигаются в блоке 16. После поступления 2Р отсчетов производится их передача в блок 12.

Записанные в блоке 12 сигналы квантования циклически сдвигаются, и сигналы с его выхода прибавляются или вычитаются из содержимого сумматора б в зависимости от состояния блока 8, определяемого счетчиком сдвигов 14 и р старшими разрядами счетчика — регистра адреса 3.

На другой вход процессора подается сигнал

Х®, который квантуется в преобразователе

11 через интервал Л,t == 2" Л,t и в результате очередного квантования передается в блок

13, в котором наиболее старый отсчет, произведенный 2Р- интервалов длительности назад, 40

65 при этом стирается. Записанная в блоке 13 информация циклически сдвигается, и сигналы с его выхода прибавляются или вычитаются из содержимого сумматора 7 в зависимости от состояния блока 9 определения знака слагаемых, определяемого счетчиком сдвигов

15 и р младшими разрядами регистра-счетчика.

Очередные значения сумм 2Р слагаемых из сумматора б и сумм 2Р слагаемых из сумматора 7 поступают в блок коррекции 2, где они используются для коррекции очередного коэффициента разложения.

Коррекция всех определяемых 2р=2P»+P оценок коэффициентов разложения производится за время .A>t=2P h>t. За это время в сумматоре 6 производится 2Р циклов суммирования, а в сумматоре 7 2Р- циклов суммирования, т. е. на 2Р циклов суммирования в сумматоре 6 производится один цикл суммирования в сумматоре 7. В сумматоре 6 суммирование производится за время коррекции одного коэффициента разложения.

Единичное суммирование в сумматоре б производится за время

Л t

ti см 2Р1 2Р а единичное суммирование в сумматоре 7 производится за время

Ь,t 2Р М 2см

Р, 2Pz $2Pc Р, При использовании методом частично-коррелированной выборки 2" 4; р )2р и время единичного суммирования в сумматоре 7 должно быть меньше времени единичного суммирования в сумматоре 6. Поэтому очередной циклический сдвиг в сумматоре 7, добавление единицы в счетчике 15 и добавление очередного слагаемого в сумматоре 6 производится по сигналам переноса от р — 2p> разряда счетчика 15, т. е. с частотой, в 2» 2 раз меньшей частоты тактового генератора 17.

Командные сигналы квантования в преобразователе 10 и сдвигов в блоке 16 вырабатываются от импульсов переноса из р2-разряда блока 3. Командные сигналы очередного квантования в преобразователе 11 и сдвига в блоке 3 вырабатываются от импульсов переноса из старшего разряда из регистра-счетчика 3, т. е. после окончания очередного цикла коррекции определяемых оценок коэффициентов ортогонального разложения.

При применении в качестве преобразователя

10 обычного преобразователя, определяющего мгновенные значения входного сигнала, процессор имеет методическую погрешность из-за того, что получаемые с его помощью отсчеты процессора могут служить лишь приближен477420 ной оценкой интегралов от входного процесса на интервалах квантования.

При использовании в преобразователе 10 интегратора входного процесса, сбрасываемого в начале очередного интервала квантования, эта методическая погрешность устраняется.

В качестве такого интегратора может быть использован обычный операционный усилитель с электронным управлением или сбрасываемый в начале очередного интервала квантования счетчик, подключенный к преобразователю напряжение — частота импульсов, Предмет изобретения

1. Процессор для оперативного корреляционно-спектрального анализа, содержащий оперативное запоминающее устройство, соединенное с регистром-счетчиком адреса и с блоком коррекции, тактовый генератор и в каждом из двух каналов — входной аналого-цифровой преобразователь, о т л и ч а ю ш, и и с я тем, что, с целью уменьшения объема оперативной памяти, он содержит в каждом канале блок выработки сомножителя, подключенный первым и вторым входами к соответствующим входам аналого-цифрового преобразователя, третьим входом — к регистру — счетчику адреса, первый выход блока выработки сомножителя соединен с блоком коррекции, четвертый вход первого блока выработки сомножи5 теля подключен к тактовому генератору, а четвертый вход второго блока — ко второму выходу первого блока выработки сомножителя.

2. Процессор по п. 1, отличающийся

10 тем, что блок выработки сомножителя содержит сумматор, соединенный входами с блоком сдвигающих регистров, охваченных обратной связью, и с блоком определения знака слагаемых, второй вход которого подключен

15 к счетчику, блок сдвигающих регистров соединен с первым и вторым входом блока, четвертый вход которого подключен к счетчику и блоку сдвигающих регистров, первый выход блока соединен с сумматором, а второй — с

20 выходом счетчика.

3. Процессор по пп. 1 и 2, о т л и ч а ю щ и йс я тем, что второй блок выработки сомножителя содержит промежуточный блок сдвпгающих регистров, подключенный входами к

25 первому и второму выходам блока, а выходами — к основному блоку сдвигающих регистров, вход счетчика соединен с четвертым входом второго блока выработки сомножителя, 477420

Составитель В. Жовинский

Техред М. Семенов Корректор Е. Хмелева

Редактор 6, Нанкина

Типография, пр. Сапунова, 2

Заказ 2498/17 Изд. № 1591 Тираж 679 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/5