Устройство синхронизации

 

ОП ИСАНИЕ

ИЗОБРЕТЕ Н ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистимеских

Республик (11)4 /8429 (61) Дополнительное к авт. свнд-ву(22) Заявлено 21.12.71(21) 1727474/26-9 с присоединением заявки.№вЂ” (23) Приоритет—

Гасударственный комитет

Совета Министров СССР по делам изобретений н открытий

Опубликовано 25 07.75 бюллетень № 27

Дата опубликования описания.05..08.75 (72) Автор. изобретения

Е. Г. Мазур (71) Заявитель (54) УСТРОЙСТВО СИНХРОНИЗАЦИИ соединен выход узла синхронизируемого сигнала непосредственно, а к второму входу — через нечетное число инверторов, причем выход элемента совпадения является выходом ограничителя длительности импульсов, а блок синхронизации и приведения в исходное состояние содержит первый триггер, единичный выход которого через первый вход и выход

10 второго элемента совпадения, единичный вход и единичный выход второго триггера, первый вход и выход третьего элемента совпадения подключен параллельно к единичному входу третьего тригге15 ра, нулевому входу первого триггера и выходу блока синхронизации и приведения в исходное состояние, второй вход которого подсоединен к вторым входам второго и пятого элементов совпадения, 20 а третий — к вторым входам третьего и четвертого элементов совпадепи.-., причем выход четвертого элемента совпадения через нулевой вход и единичный выход третьего триггера, первый

25 вход и выход пятого элемента совпаИзобретение относится к импульсной технике, а именно к синхронизируюшим устройствам.

Известно синхронизируюшее устройство, содержашее узел синхронизируемого сигнала, выход которого подсоединен через ограничитель длительности импульсов к первому входу блока синхронизации и приведения в исходное состояние, к второму и третьему входам которого подключены шины первой и второй тактовых частот соответственно, а его выход является выходом синхронизируюшего устройства.

Однако известное устройство характеризуется недостаточной надежностью при осушествлении синхронизации в условиях изменения длительности внешних сигналов.

Целью изобретения является повышение надежности в условиях изменения длительности внешних сигналов.

Йля этого ограничитель длительности импульсов содержит первый элемент со впадения, к одному входу которого поц(51) М. Кл. Н 03к 5/13

Н 041 7/00 (53) УДК 621.391;519,2 (088.8) 478429 дения, нулевой вход и нулевой выход второго триггера подсоединен к первому входу четвертого элемента совпадения, а первый вход блока синхронизации и приведения в исходное состояние подключен к единичному входу первого триггера.

Изобретение пояснено чертежами.

На фиг. 1 приведена структурная электрическая схема устройства; на фиг. 2— временные диаграммы.

Синхронизируюшее устройство содержит элементы совпадения 1-5, инверторы—

6-8, узел 9 синхронизируемого сигнала, входные шины 10 — 12 блока синхронизации и приведения в исходное состояние, первый, второй и третий триггеры

1 3 — 1 5, выходную шину 1 6, Элементы

1, 6, 7, 8 образуют ограничитель длительности импульсов, а остальные элементы — блок синхронизации и приведения в исходное состояние. К шинам 11, 1 2 подводятся колебания первой и второй тактовых частот 1„ и Х

Устройство работает следуюшим образом.

В исходном состоянии, т.е. до поступления синхронизируемого сигнала, вход

17 первого блока совпадения 1 имеет низкий потенциал, а на его втором входе

18 за счет нечетного числа инверторов

6 — 8 — высокий потенциал. На выходах элементов совпадения 1, 2, 3, 5 действуют высокие потенциалы.

Начальное состояние триггеров 13, 14, 15 нулевое, т.е. их нулевые выходы

19, 20, 21 имеют высокий потенциал, единичные выходы 22, 23, 24 — низкий.

При появлении в узле 9 положительного перепада напряжения происходит одновременное переключение первого элемента совпадения 1 и инвертора 6. На выходе 25 первого элемента совпадения

1 образуется низкий потенциал, вызывающий переключение первого триггера 13 в единичное состояние. После последовательного переключения инверторов 6, 7, 8 на втором входе 18 первого блока совпадения появляется низкий потенциал, который вызывает переключение его в исходное состояние, тем самым ограничивая длительность синхронизируемого внешнего сигнала. Задержка на переключение инверторов 6 — 8 определяет длительность отрицательного импульса 1 на выходе 25 первого элемента совпадения 1 (см. фиг.

2). Число инверторов 6 — 8 выбирают таким, чтобы длительность отрицательного уровня на шине 10 была достаточной для переключения первого триггера

13.

5 После переключения триггера 13 в единичное состояние на его единичном выходе 22 появляется положительный потенциал, разрешающий переключение второго элемента совпадения, 1 при по10 ступлении положительного импульса первой тактовой частоты Х по шине 11.

Длительность выходного импульса второго элемента совпадения 2 зависит

0Т момента переключения первого триг15 гера 13 относительно положительного уровня синхронизируюшего сигнала (первой тактовой частоты ).

Если длительность импульса t > достаточна для переключения второго

20 триггера 14 (см. фиг. 2, а), то на выходе 23 появляется высокий потенциал.

Если длительность t в начале являетая недостаточной для переключения второго триггера 14 (см. фиг. 2,в), 25 то при поступлении следующего очередного положительного импульса первой тактовой частоты f на выходе 26 второго блока совпадения 2 появляется отрицательный импульс, по длительности

30 равный положительным импульсам первой тактовой частоты, который осуществляет переключение второго триггера 14 в единичное состояние.

После переключения второго триггера

35 14 в единичное состояние положительный потенциал на его единичном выходе 23 разрешает переключение третьего элемента совпадения 3 при поступлении положительного импульса второй тактовой час40 тоты f по шине 12„а отрицательный потенциал на нулевом выходе 20 запрещает переключение четвертого блока совпадения 4.

Отрицательный импульс, образованный

45 на выходе 27 третьего элемента совпадения 3, является выходным сигналом устройства, а также переключает третий триггер 15 в единичное состояние, а первый — в нулевое.

После переключения третьего триггера 15 в единичное состояние на его выходе 24 появляется высокий потенциал, разрешающий переключение пятого элемента совпадения 5 при поступлении очередного положительного импульса первой тактовой частоты Я, °

47 8429

Отрицательный импульс,. появившийся на выходе 28 пятого блока совпадения переключает второй триггер 14 в нулевое состояние.

Третий триггер 15 возвращается в исходное состояние отрицательным импульсом, возникаюшим на выходе 29 четвертого блока совпадения а такте частоты Х после переключения второго триггера 14 в нулевое состояние.

Предмет изобретения

Устройство синхронизации, содержашее узел синхронизируемого сигнала, выход которого подсоединен через ограничитель длительности импульсов к первому входу блока синхронизации и приведения в исходное состояние, к второму и третьему входам которого подключены шины первой и второй тактовых частот соответственно, а его выход является выходом устройства, о т л и ч а ю ш е е с я тем, что, с целью повышения надежности в условиях изменения длительности внешних сигналов, ограничитель длительности импульсов содержит первый элемент совпадения, к одному входу которого подсоединен выход узла синхронизируемого сигнала непосредственно, а к второму входу— через нечетное число инверторов, причем выход элемента совпадения является выходом ограничителя длительности им пульсов, а блок синхронизации и приведения в исходное состояние содержит первый триггер, единичный выход которого через первый вход и выход второго элемента совпадения, единичный вход и щ единичный выход второго триггера, первый вход и выход третьего элемента совпадения подключен параллельно к единичному входу третьего триггера, нулевому входу первого триггера и выходу д блока синхронизации и приведения в исходное состояние, второй вход которого подсоединен к вторым входам второго и пятого элемен ов совпадения, а третий — к вторым входам третьего и четвер20 того элементов совпадения, причем выход четвертого элемента совпадения через нулевой вход и единичный выход треть его триггера, первый вход и выход пятого элемента совпадения, нулевой вход и

2б нулевой выход второго триггера подсоединен к первому входу четвертого элемента совпадения, а первый вход блока синхронизации и приведения в исходное состояние подключен к единичному входу

30 первого триггера.