Делительное устройство

 

ОПИСАНИE

ИЗОБРЕТЕ Н ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ » 482769

Союз Советских

Социалистических

Республик ((1) Дополнительное к авт, свпд-ву— (22) Заявлено 11.07.74 (21) 2043676/18-24 с присоединением заявки ¹â€” (23) Приоритет—

Опубликовано 30.08.75. Бюллетень № 32

Дата опубликования описания 21.07.76 (51) М. Кл. 6 06о- 7/16

G 06j 3/00

Государственный комитет

Совета Министров СССР по делам изобретений и открытий (53) УДК 681.3(088.8) (72) Автор ы изобретения

В. Б. Смолов, Ю. Ф. Мухопад и В. А. Молодкин

Новосибирский электротехнический институт связи (71) Заявитель (54) ДЕЛИТЕЛЪНОЕ УСТРОЙСТВО аО, ;, /е= / О а+О,, 1

Изобретение относится к вычислительной технике и может использоваться для построения аналого-цифровых специализированных вычислителей для управляющих устройств широкого. применения.

Известны делительные устройства, содержащие регистры делимого и делителя и матрицы ключевых элементов и резисторов.

Такие устройства имеют методическую погрешность, так как напряжение на их выходе определяется зависимостью

Для устранения этой погрешности обычно используют ком пенс ационно-мостовые схемы включения цифро-аналоговых делителей напряжения. Однако компенсационно-мостовые схемы содержат устройства уравновешивания, резко снижающие быстродействие делительного цифрового управляемого сопротивления.

С целью повышения точности и быстродействия в предлагаемом устройстве выходы регистров делимого и делителя подключены к входам управления матрицы ключевых элементов, соединенной с матрицей резисторов, выходные клеммы которой соединены с входом дополнительно введенных операционного усилителя и источника опорного напряжения, клеммы которого соединены с дополнительно . введенным блоком определения знака, входы последнего соединены со знаковыми входами

5 регистров делимового и делителя.

На чертеже приведена блок-схеМа предлагаемого устройства.

Устройство содержит регистр 1 делимого, Iр регистр 2 делителя, матрицу 3 ключевых элементов, матрицу 4 резисторов, операционный усилитель 5, источник 6 опорного напряжения, блок 7 определения знака, 15 Кодовые выходы регистров 1 и 2 делимого и делителя соединены с входами управления матрицы 3 ключевых элементов, сопряженной с матрицей 4 двоична-взвешенных по двум координатам постоянных резисторов. Выходные

20 клеммы матрицы резисторов соединены с входом введенного дополнительно операционного усилителя 5 и управляемого источника 6 опорного напряжения. Клеммы управления полярностью выходного напряжения источника 6

2s соединены с дополнительно введенным блоком 7 определения знака, вход которого соединен со знаковыми триггерами регистров 2 и

1 делителя и делимого.

Таблица весов резисторов матрицы 3 име30 ет вид

482769

2 2 ... 2

2 2...2! (4) (2) IIW,. II=

2.=-ч 21 — и (7 — П о увх — уО о (3) Составитель В. Молодкин

Техред 3. Тараненко

Редактор Е. Караулова

Корректор Е. Хмелева

Заказ 16!3 Изд. № 1743 Тираж 679

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушскан наб., д. 4/5

Подписное

МОТ, Загорский филиал где р и q — числа разрядов регистров операндов.

Каждая ветвь матрицы 4 резисторов вместе с присоединенными к ее элементам ключами из соответствующей ветви ключей матрицы 3 образует цифро-управляемое сопротивление, и ветви матрицы 4 включены в двухполюсную схему, включенную последовательно с источником 6 во входную цепь операционного усилителя 5. Вход управления полярностью источника 6 соединен с выходом блока 7 определения знака результата деления, входы которого связаны со знаковыми триггерами регистров 1 и 2 операндов.

Под действием сигналов кодов операндов

Nn N2 коммутируются ключи матрицы 3, подключая во входную цепь усилителя 5 соответствующие резисторы матрицы 4 с весами (2) так, что проводимость входной цепи определится по формуле

Если в цепи обратной связи усилителя 5 установлен постоянный резистор с проводимостью Уо, то выходное напряжение на выходе 8 делительного устройства имеет вид где знак зависит от соотношения знаков кодов

cVn Ж и вырабатывается блоком 7 по сигналам знаковых триггеров входных регистров 1 и 2.

Из сравнения (1) и (4) следует, что предлагаемое устройство не имеет методической

10 погрешности; это выгодно отличает его от аналогичных известных устройств.

Быстродействие предлагаемого делительпого устройства определяется рабочей полосой ключей (2 — 4 ггц для МОП-ключей) матрицы

15 3 ключевых элементов и полосой операционного усилителя 5 (до 1 ггц для монолитного кремниевого ОУ).

Предмет изобретения

Делительное устройство, содержащее регистры делимого и делителя и матрицы ключевых элементов и резисторов, отличающееся тем, что, с целью повышения точности и быстродействия, выходы регистров делимого и де25 лителя подключены к входам управления матрицы ключевых элементов, соединенной с матрицей резисторов, выходные клеммы которой соединены с входом дополнительно введенных операционного усилителя и источника опорно30 го напряжения, клеммы которого соединены с дополнительно введенным блоком определения знака, входы которого соединены со знаковыми входами регистров делимого и делителя.