Ячейка памяти

 

< п 486376

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советски.":

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 15.11.73 (21) 1966611,118-24 (51) .Ч. Кл. G 11с 11 40 с присосд заявки Хе

Государствепиь,в комитет

Совета Министров СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 30.09.75. Бюллетень Хе 36

Дата опублшсованпя описания 09.01.76 (5;3) УДК 681.327.66 (088.8) (72) Лвторы пзобрст(ппя

В. Ф. Гусев, Г. H. Иванов, В. Я. Контарев, Г. И. Кренгель, М. 3. Шагивалеев, Ю. И. Щетинин и В. Я. Кремлев (71) Заявитель (54) ЯЧЕЙКА ПАМЯТИ

2Изобретение относится к области вычислительной техники.

Известны ячейки памяти, содержащие

Д-триггер, информационные и адресные шины записи и считывания.

Цель изобретения — расширение функциональных возможностей и области применения устройства, т. е. совмещение функций хране ия с выполнением логических операций и обеспечение двусторонней передачи информации.

Это достигается тем, что в ячейку введены дополнительные логические элементы «И».

Первые входы первого, второго и третьего логических элементов «И» подключены к прямому выходу Д-триггера, а четвертого и пятого логических элементов «И» — к инверсному выходу Д-триггера, вторые входы всех логических элементов «Il» — к адресным шинам считывания. Выход первого логического элемента «И» подсоединен к первой информационной шипе и первому входу Д-триггера, выходы второго и пятого элементов «И» — к второй информационной шине и второму входу Д-триггера, выходы третьего и четвертого логических элементов «И» — к третьей информационной шине и третьему входу триггера.

Схема ячейки представлена на чертеже, где 1, 2 и 3 — информационные шины; 4 — 8— дополнительные логические элементы «I I», имеющие объединенные первые входы и входы 9 — 15; 16 — Д-триггер; 17 — 21 — входы триггера.

Ячейка памяти работает следующим обра зом.

5 В исходном состоянии элемент 16 хранит информацию. В случае хранения «1» на объе диненных входах элементов 4. 5, 6 имеется разрешающий уровень, à H 1 оощпх входах элементов 7 и 8 -- запрещающий. С подачей

10 па один из входов 11, 12 адресного сигнала считывания па информационных шинах 2, 3 появляется соотвсгсгвующпй c,äèíè÷íîìó значению сигнал. ГIри поступлении адресного сигнала считывания на вход 10 элемента 4

15 информация в шине 1 устанавливается только при наличии стробирующего сигнала на входе

9. B случае подачи на вход 14 адресного сигнала считывания в шине 2 образуется инверсное значение кода, хранящегося в триггере 16.

2п Информационные шины 1. 2, 3 могут обьсдицяться с аналогичными шинами других ячсс к системы.

Иа входы 17, 18 н 20 подаются адресные сигналы записи, на входы 19 и 21 — — стробиру25 ющие сигналы записи. ГIри подаче, например, на вход 17 адресного сигнала записи сигнал с шины 1, соответствующий сдиничному или нулевому значению информации, записывается в элемент 16. В случае поступления адрсс30 ного сиена ta па вход 18 нли 20 для осупгсствленпя записи информации неооходпмо прп486376

Предмет изобретения

ff гу,2

Составитель В. Байков

Техред T. Миронова

Корректор О. Тюрина

Редактор И. Грузова

Заказ 3239/15 Изд. № 1841 Тираж 548 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, 7К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 сутствие на входах 19 и 21 ст робирующсго сигнала записи. При одновременной подаче, например, на входы 17 и 18 адресных сигналов и на вход 19 стробирующего сигнала выполняется операция наложения информации с шин 1 и 2, а результат операции записывается в элемент 16.

Информационные шины 1, 2 и 3 обеспечивают передачу информации в двух направлениях между аналогичными ячейками памяти системы, причем некоторые шины, например, 2 и 3, позволяют осуществлять передачу прямой и инверсной информации.

Ячейка памяти, содержащая Д-триггер, информационные и адресные шины записи и считывания, о тл и ч а и щ а я с я тем, что, с целью расширения области применения ячейки, она содеpи(11т дополните.чьные логические элементы «И», первые входы первого, второго

5 и третьего логических элементов «И» подключены к прямому выходу Д-триггера, а четвертого и пятого логических элементов «И» — к инверсному выходу Д-триггера, вторые входы всех логических элементов «И» подключены

10 к адресным шинам считывания, выход первого логического элемента «И» подключен к первой информационной шине и первому входу Д-триггера, выходы второго и пятого элементов «И» — к второй информационной ши15 не и второму входу Д-триггера, выходы третьего и четвертого логических элементов

«И» — к третьей информационной шине и третьему входу триггера.