Устройство сопряжения

 

О П И С А Н И Е (») 488202

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических республик (61) Дополнительное к авт. свид-ву (22) Заявлено 20.08.73 (21) 1956559/18-24 с присоединением заявки № (23) Приоритет

Опубликовано 15.10.75. Бюллетень № 38

Дата опубликования описания 10.02.76 (51) М. Кл. б 06f 3/04

G 06f 9/00

Государственный комитет

Совета Министров СССР по делам изобретений и открытий (53) УДК 681.326 (088.8) (54) УСТРОЙСТВО СОПРЯЖЕНИЯ

Изобретение относится к области вычислительной техники, в частности к устройствам сопряжения различных по скоростным характеристикам устройств и может быть использовано в системах передачи данных.

Известно устройство сопряжения, содержащее буферный запоминающий блок, информационные вход и выход которого соединены соответственно с информационным входом и выходом устройства, кольцевой маркерный регистр, вентили, одни входы которых соединены с управляющим входом устройства, формирователь и триггер, единичный вход которого соединен с первым синхронизирующнм входом устройства.

Недостатком известного устройства является его малое быстродействие.

Цель изобретения — повышение быстродействия устройства.

Поставленная цель достигается тем, что устройство содержит дешифратор, элемент

«ИЛИ вЂ” НЕ», первый и второй элементы задержки, причем синхронизирующий вход оуферного запоминающего блока соединен с выходом первого вентиля, другой вход которого соединен со вторым синхронизирующим входом устройства и через первый элемент задержки — с другим входом второго вентиля и со входом второго элемента задержки, выход которого соединен с нулевым входом триггера; нулевой выход триггера через формирователь, а выход второго вентиля — непосредственно соединены с соответствующими входами кольцевого маркерного регистра, раз5 рядные выходы которого через дешифратор соединены со входами записи и чтения буферного запоминающего блока, входы записи буферного запоминающего блока соединены со входами элемента «ИЛИ вЂ” НЕ», выход

10 которого соединен с выходом блокировки устройства.

На фиг. 1 представлена блок-схема предлагаемого устройства; на фиг. 2 — временная

15 диаграмма его работы, Устройство сопряжения содержит буферный запоминающий блок 1, дешифратор 2, кольцевой маркерный регистр 3, триггер 4, первый элемент задержки 5, второй элемент за20 держки 6, первый вентиль 7, элемент «ИЛИ—

НЕ» 8, второй вентиль 9, формирователь 10.

На фиг. 1 обозначены: 11 — первьш синхронизирующий вход устройства; 12 — второй синхронизирующий вход устройства; 13—

25 управляющий вход устройства; 14 — 14,— выходы чтения дешифратора 2; 15> — 15 выходы записи дешифратора; 16 — синхронпзирующий вход буферного запоминающего блока; 17, 18 — информационные вход и вы30 ход устройства; 19, 20 — первый и второй

488202 управляющие входы кольцевого маркерного регистра 3.

Сигналы на фиг. 2 соответствуют указанным входам и выходам.

Буферный запоминающий блок 1 представляет собой любое статическое ЗУ с возможностью доступа к каждому разряду (например, полупроводниковое) и связано через дешифратор 2 с кольцевым маркерным регистром 3 (замыкание регистра показано стрелкой), Дешифратор 2 состоит из логических схем «И» на три входа и предназначен для дешифрации и положения границы между группами «нулей» и «единиц», находящимися в кольцевом маркерном регистре 3, причем все разряды маркерного регистра имеют между собой одинаковые связи. Управляющий вход

19 маркерного регистра 3 представляет собой шину занесения «нуля» в маркерный регистр вправо от положения границы «О» — «1» после очередного считывания информации. Он связан через формирователь 10 с «нулевым» выходом триггера 4, «единичный» вход которого связан с первым синхронизируюшим входом 11, а «нулевой» вЂ” c выходом элемента задержки 6. Вход элемента задержки 6 соединен с выходом элемента задержки 5 и через вентиль 9 — с управляющим входом 20 кольцевого маркерного регистра 3. Этот вход представляет собой шину нанесения «единицы» в маркерный регистр вправо от положения границы «1» — «О» после очередного такта занесения информации. Элементы задержки 5 и 6 необходимы для временного разделения тактов занесения «нулей» в «единицы» в кольцевой маркерный регистр 3.

Работа устройства осуществляется следующим образом.

В исходном состоянии (после сигнала «начальный сброс») все разряды кольцевого маркерного регистра 3 устанавливаются в

«О» за исключением какого-либо одного. При этом комбинации расположенных слева направо в кольцевом маркерном регистреЗодной

«единицы» и двух «нулей» дешифрируются как сигнал «разрешение записи» (например, на выходе 14з) в соответствующую ячейку буферного запоминающего блока 1. Кроме того, этот >ке сигнал разрешает занесение

«единицы» в первый справа от единицы разряд маркерного регистра 3 по сигналу, поступающему на элемент задержки 5 по входу 12.

По этому сигналу сначала происходит запись информации и буферный запоминающий блок 1, а только потом добавление «единицы» в кольцевой маркерный регистр 3. Благодаря тому, что положение границы «1» — «О» в кольцевом маркерном регистре 3 смещается после записи вправо, сигнал, разрешающий запись в буферный запоминающий блок ), также перемещается на следующий справа выход записи дешифратора 2 (выход 14;) и при следующем сигнале на входе 12 произойдет занесение слова в следующую ячейку буферного запоминающего блока 1 и занесение

3О

«единицы» в следующий справа разряд кольцевого маркерного регистра 3 и т. д.

Одновременно и в зависимости от записи может происходить считывание информации в том же порядке, что и ввод, т. е. k-e слово выводится вслед за (k-1)-и (фиг. 2). Это происходит благодаря тому, что после первой записи в кольцевом маркерном регистре 3 появляется комбинация расположенных слева направо одного «нуля» и двух «единиц», которая дешифрируется как сигнал «разрешение чтения» (например, на выходе 15;) из той ячейки буферного запоминающего блока 1, куда было записано первое слово. Чтение происходит по сигналу, поступающему на элемент задержки 5, и в том случае, если до этого триггер 4 был переключен в состояние «1» сигналом по входу 11. При этом сигнал с выхода триггера 4 тактирует вынесение «О» в тот разряд кольцевого маркерного регистра 3, который соответствует опрашиваемой ячейке буферного запоминающего блока. Ввиду того, что положение границы «О» — «1» переместилось вправо, будет подготовлена к считыванию следующая ячейка буферного запоминающего блока 1 (если до этого она была заполнена информацией).

Таким образом, устройство позволяет oc) ществлять независимую запись и чтение информации в порядке ее поступления, что обеспечивается дешифрацией поло>кения границ

«1» — «О» (признак записи) и «О» — «1» (признак чтения), движущихся слева направо по кольцевому маркерному регистру 3.

Для сигнализации о заполнении буферного запоминающего блока 1 и кольцевого маркерного регистра 3 применен логический элемент

«ИЛИ» — НЕ» 8, на выходе которого в случае отсутствия сигнала записи на выходах 15i—

15,„дешифратора 2 появляется сигнал блокировки ввода. По этому сигналу останавливается накопитель входной информации (например, лентопротяжное устройство) . Сигнал

«запись» исчезает со всех выходов 15> — 15» дешифратора 2 тогда, когда в кольцевом маркерном регистре 3 останется один «нуль», а ввиду того, что для дешифратора сигнала

«запись» необходима последовательность: одна «единица» и два «нуля», сигнал этот возникнет только после очередного сигнала по входу 11, когда освободится еще один разряд кольцевого маркерного регистра 3.

Следует отметить, что для нормальной работы устройства сопряжения необходимо, чтобы средняя скорость поступления слов была меньше средней скорости их считывания при асинхронной работе источника и приемника.

Предмет изобретения

Устройство сопряжения, содержащее буферный запоминающий блок, информационные вход и выход которого соединены соответственно с информационными входом и выходом устройства, кольцевой маркерный регистр, первый и второй вентили, одни входы которых

488202

Фиг. 1

5 соединены с управляющим входом устройства, формирователь и триггер, единичный вход которого соединен с первым синхронизирующим входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит дешифратор, элемент «ИЛИ вЂ” HE», первый и второй элементы задержки, причем синхронизирующий вход буферного запоминающего блока соединен с выходом первого вентиля, другой вход которого соединен со вторым синхронизирующим входом устройства и через первый элемент задержки — с другим входом второго вентиля и со входом второго элемента задержки, выход которого соединен с нулевым входом триггера, нулевой выход триггера через формирователь, а выход второго вентиля — непосредственно соединены с соответствующими управляющими входами кольцевого маркер ного регистра, который соединен двусторонними связями с дешифратором, выходы которого соединены со входами записи и чтения буферного запоминающего блока, входы записи буферного запоминающего блока соединены со входами элемента

«ИЛИ вЂ” НЕ», выход которого соединен с выходом блокировки устройства.

488202

Составитель Ф. Шагиахметов

Техред Н. Ханеева Корректор T. Добровольская

Редактор Б. Нанкина

Типография, пр. Сапунова, 2

Заказ 3272/4 Изд. № 1902 Тираж 679 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делая изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5