Двоичный арифметический блок

 

лвкв библиотека МБА

5О

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 20.03.74 (21) 2007198/18-24 с присоединением заявки № (23) Приоритет

Опубликовано 15.11.75. В!оллстснь ¹ 42

Дата опубликования описания 18.02.76 (5I) Л!, Кл. G 061 7/52

Государственный комитет

Совета Министров ССОР оо делам изобретений (53) УДК 681.325.57 (088.8) и открытий (72) Авторы изобретения В. П. Боюн, Л. Г. Козлов, Ю. Я. Ледянкин и Б. Н. Малиновский (71) Заявитель Ордена Ленина институт кибернетики АН Украинской ССР (54) ДВОИЧНЫЙ АРИФМЕТИЧЕСКИЙ БЛОК

Изобретение относится к области цифровой вычислительной техники и предназначено для использования в специализированных однородных вычислительных устойствах.

Известно устройство, выполняющее набор арифметических и логических операций и содержащее схему логического умножения, два полусумматора, триггеры результата и переноса и блок контроля на «нуль», соединенные таким образом, что два числа умножаются с помощью схемы И, а результат умножения суммируется первым полусумматором со значением переноса, полученного в предыдущем такте суммирования. Результат на выходе первого полусумматора складывается со вторым числом, результат запоминается, а возникающий при этом перенос через элемент разделения заведен на вход триггера переноса. Второй вход элемента разделения связан с выходом первого полусумматора. Выход второго полусумматора подключен ко входу блока контроля на «нуль».

Указанное устройство работает только в режиме последовательного суммирования входных величин, в то время как при построении однородных специализированных устройств на базе двоичных арифметических блоков часто возникает необходимость предусмотреть автоматическую перестройку или всего устройства или отдельных его узлов с последовательного режима выполнения арифметико-логических операций на параллельный и наоборот.

Целью изобретения является расширение

5 области применения двоичного арифметического блока за счет выполнения арифметикологических операций в последовательном и параллельном режимах с автоматической перестройкой режима.

10 Указанная цель достигается тем, что выходы первого и второго коммутаторов соединены со входами первого и второго триггеров соответственно, входы обоих коммутаторов соединены с выходами триггера управления, 15 с выходом результата второго полусумматора и с выходом элемента разделения, выход первого триггера соединен со входом блока контроля на «нуль».

Схем а устройства пзобр а жена на чертеже.

20 Устройство содержит полусумматоры 1 и 2, элемент разделения 3, коммутаторы 4 и 5, триггер управления 6, триггеры 7 и 8, блок контроля на «нуль» 9.

Каждый из коммутаторов выполнен на эле25 менте И вЂ” ИЛИ. В составе полусумматора 1 содержится одноразрядная схема логического множения.

Выход результата первого полусумматора 1 соединен со входом второго полусумматора, 30 выходы переносов обоих полусумматоров сое491950 динены со входами элемента разделения 3, входы первого 4 и второго 5 коммутаторов соединены с выходами триггера управления 6, а также с выходами результата второго полусумматора 2 и выходом элемента разделения

3. Выходы коммутаторов 4 и 5 подключены ко входу первого 7 и второго 8 триггеров соответственно, выходы триггеров 7 и 8 соединены со входом блока контроля на «нуль».

Выход 10 устройства является выходом первого триггера, выход 11 — выходом блока контроля на «нуль», вход 12 соединен с триггером управления, на входы 13 подаются сигналами синхронизации по входам 14 и 15 на схему логического умножения, содержащуюся в составе первого полусумматора 1, две переменные, вход 16 является вторым входом второго полусумматора.

Устройство работает следующим образом.

На входы 14 и 15 подаются значения двух переменных, а результат их логического умножения с помощью первого полусумматора 1 складывается со значением, поступающим с первого триггера 7. С помощью первого 4 и второго 5 коммутаторов результат сложения второго полусумматора 2 может быть подан или во второй триггер 8 (последовательный режим работы) или в первый триггер 7 (параллельный режим работы), а выход элемента разделения 3 при этом подключается на вход первого триггера 7 (последовательный режим работы) или на вход второго триггера

8 (параллельный режим работы) — в зависимости от состояния триггера управления 6.

Таким образом, если выход результата будет подключен ко входу второго триггера 8, то значение результата выполнения операции через выход 10 может быть передано на вход

5 следующего арифметического блока. Если же ко входу второго триггера 8 будет подключен выход элемента разделения 3, то на вход следующего арифметического блока через выход

10 будет подаваться перенос. Значение ре10 зультата, которое при этом будет подаваться через первый триггер 7 на вход первого полусумматора 1, учтется на следующем такте.

Формула изобретения

15 Двоичный арифметический блок, содержащий первый полусумматор, выход результата которого соединен со входом второго полусумматора, выходы переносов обоих полусумматоров соединены со входами элемента разделения, выход первого триггера соединен со входом первого полусумматора, выход второго триггера соединен со входом блока контроля на «нуль», коммутаторы, каждый из которых выполнен на элементе И вЂ” ИЛИ, триггер управления, отл ич а ющи и с я тем, что, с целью расширения области применения, выходы первого и второго коммутаторов соединены со входами первого и второго триггеров соответственно, входы обоих коммутаторов соединены с выходами триггера управления, с выходом результата второго полусумматора и с выходом элемента разделения, выход первого триггера соединен со входом блока контроля на «нуль».

491900

Составитель В. Игнатущенко

Техред Е. Митрофанова

Корректор А. Степанова

Редактор Б, Нанкина

Типография, пр. Сапунова, 2

Заказ 113/8 Изд. № 1982 Тираж 679 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4(5