Устройство для регистрации информации

 

О П И С А Н И Е («) 49758I

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Сониалистических

Рссл,.блик (61) Дополнительное к авт. свид-ву (22) Заявлено 27.04.73 (21) 1913194/18-24 с присоединением заявки № (23) Приоритет

Опубликовано 30.12.75. Бюллетень ¹ 48

Дата опубликования описания 18.03.76 (51) М Кл G 061 7/00

Государственный комите1

Совета Министров СССР ло делам изобретений и открытий (53) УДК 681.327.11 (088.8) (72) Авторы изобретения

А. Л. Янчуковский и В. И. Тергоев (71) Заявитель Сибирский институт земного магнетизма, ионосферы и распространения радиоволн Сибирского отделения АН СССР (54) УСТРОЙСТВО ДЛЯ РЕГИСТРАЦИИ ИНФОРМАЦИИ

Изобретение относится к вычислительной технике, в частности к автоматически функ- ционирующим системам регистрации и обработки данных с выводом информации на внешние устройства вычислительной машины и может быть использовано для регистрации различного вида етатистической и периодической информации.

Известно устройство для регистрации информацйи, содержащее блок управления, соединенный с входным блоком, с регистром onроса и приемным регистром адресного блока, с б;паком выбора чисел, арифметическим блоко. 1, распределителем и узлом обнаружения ошибок выходного блока, причем приемный регистр адресного блока подключен ко входному блоку и блоку .выбора чисел, соединенному с блоком памяти, выходы которого подключены к арифметическому блоку, связанному со входами блока памяти и к приемному регистру выходного блока, который связан с распределителем и через элемент ИЛИ вЂ” с узлом обнаружения ошибок и выходным регистром.

Основным недостатком известных устройств регистрации является постоянный опрос всех элементов памяти приемного регистра без учета нз;естного временного распределения поступления статической информации по каналам, отсутствие регистрации числа ошибок и формирования кода ошибки при передаче данных на внешние устройства.

С целью повышения точности и достовер-.

5 ности регистрации в состав предлагаемого устройства введены последовательно соединенные другой распределитель, подключенный к блоку управления, и триггеры, выходы которых соединены с адресным блоком, а входы—

10 с вх дпым блоком, подключенным к узлу обнарушения ошибок.

На фиг. 1 изображена структурная схема предлагаемого устройства; на фиг. 2 — функциональная схема узла обнаружения ошибок.

15 Устройство для регистрации информации содержит входной блок 1, распределитель 2, трнп еры 3 — 6 (например, динамические триггеры), адресный блок 7, содержащий приемный регистр 8 и регистр опроса 9, блок выбо20 ра шсел 10, блок управления 11, блок памяти

12, арифметический блок 13 и выходной блок

14, состоящий из распределителя 15, узла обнаружения ошибок 16, регистра 17, элемента

ИЛИ 18 н выходного регистра 19.

25 Узел обнару>кения ошибок (см. фиг. 2) содержит регистр 20, предназначенный для преобразования параллельной кодовой комбинации в последовательную, регистр задержки

21, регистр сдвига 22, элемент ИЛИ 23 и эле30 мент «Запрет» 24, 497581

Зо

Передача чисел между блоком памяти и арифметическим блоком, а также ввод информации в выходной блок производится в коде с постоянным весом «2 из 5».

Устройство работает следующим образом.

При приходе сигнала на вход устройства по одному или нескольким каналам одновременно во входном блоке 1 информация, имеющая статистический закон распределения, привязывается к одному из рабочих тактов устройства и поступает далее или непосредсввенно, или через триггеры 3 — 6 в приемный регистр

8 адресного блока 7, где осуществляется ее кратковременное хранение. Регистр опроса 9 производит непрерывный поразрядный опрос основной части приемного регистра 8, а опрос остальных разрядов, к которым подключены триггеры 3 — 6, осуществляется одновременно, и, в случае обнаружения «единицы» в одном из разрядов приемного регистра 8, последний вырабатывает сигнал, по которому блок выбора чисел 10 осуществляет вывод хранящейся в соответствующем участке блока памяти

12 (оперативного запоминающего устройства) комбинации числа в коде «2 из 5», которая поступает в выход ной блок 14, где гасится, и в арифметический блок 13. В арифметическом блоке 13 осуществляется операция добавления единицы, после выполнения которой вновь полученная комбинация числа отправляется в свой участок блока памяти 12. На этом процесс фиксации поступившего на вход устройства сигнала заканчивается.

Время, затрачиваемое на,выполнение oIIeраций вывода кодовой комбинации числа из блока памяти 12, суммирование и запись его обратно в блок памяти, меньше времени между опросами сосед них разрядов приемного регистра 8, поэтому регистр опроса 9 функционирует непрерывно.

Распределитель 2, в соответствии с программой, производит коммутацию триггеров

3 — 6 так, что в течение времени между сеансами передачи данных на внешние устройства, во включенном состоянии находится только один триггер.

Таким образом, распределитель 2, переключая элементы памяти (триггеры) 3 — 6, осуществляет распределение информации, поступившей по одной шине (каналу) во многие вторичные, каналы. Благодаря этому, при выводе данных из блока 12 при заданных интервалах накопления информации возможно получение данных по отдельным каналам за меньшие промежутки накопления.

В зависимости от программы регистрации, ерез определенный интервал времени блок управления 11 вырабатывает команду на вывод информации из блока памяти 12 на внешние устройства. По этой команде блок выбо. ра чисел 10 в зада и ной последовательности начинает выводить из блока памяти 12 кодовые комбинации чисел, которые поступают в арифметический блок 13.и в приемный,регистр 17 выходного блока 14. В арифметическом блоке 13 поступившая кодовая комбинация числа гасится, на выходе его формируется,комбинация числа «нуль» в коде «2 из 5».

В выходном блоке 14 в это время начинается подекадный опрос распределителем 15 приемното регистра 17. Параллельные кодовые комбинации чисел в коде «2 из 5» подекадно, со . скоростью работы внешних устройств через элемент ИЛИ 18 и выходной регистр 19, поступают во внешние устройства, а также в узел обнаружения ошибок 16.

Каждая комбинация числа,в коде «2 из 5» заносится в регистр 20 узла обнаружения ошибок 16, в котором производится преобразование параллельной кодовой комбинации в последовательную. Выходными сигналами регистра 20, число которых соответствует количеству «единиц» в поступившей кодовой комбинации, начинается продвижение ранее записанной «единицы» в регистре сдвига 22.

«Единицы» в регистр сдвига 22, в регистр задержки 21 и через элемент «ИЛИ» 23 в элемент «Запрет» 24 записываются одновременно с началом преобразования параллельной кодовой комбинации в последовательную в регистре 20. Если число «единиц» в поступившей кодовой комбинации две, — то сигналом с выхода второго разряда регистра сдвига 22 производится гашение элемента «Запрет» 24, и при опросе его, который осуществляется импульсом с выхода регистра задержки 21, сигнал на выходе отсутствует. Если число «единиц» в поступившей кодовой комбинации не равно двум или равно нулю, то при опросе элемента «Запрет» 24 всегда появляется сигнал на его выходе,,который поступает для регистрации в канал, опрашиваемый последним при выводе информации из блока памяти 12 на в нешние устройства. Одновременно сигналом с выхода элемента «Запрет» 24 в выходном регистре 19 стирается кодовая комбинация числа, в которой нарушено соотношение числа «нулей» и «единиц» и формируется кодовая комбинация знака ошибки.

По окончании ввода кодовой комбинации числа выводится кодовая комбинация из следующего участка блока памяти 12. Процесс повторяется до полного опроса блока памяти 12, после чего вывод информации прекращается. Во время преобразования кодовых комбинаций числа в,выходном блоке 14 и их ввода во внешние устройства, приемная часть устройства работает, и информация в блоке памяти 12 может накапливаться.

Предмет изобретения

Устройство для регистрации информации, содержащее блок управления, соединенный с входным блоком, с регистром опроса и приемным регистром адресного блока, с блоком .выбора чисел, арифметическим блоком, распределителем и узлом обнаружения ошибок выходного блока, причем приемный регистр адресного блока подключен ко входному блоку и блоку выбора чисел, соединенному с бло497581 ком памяти, выходы которого подключены к арифметическому блоку, связанному со входами блока памяти и к приемному регистру выходного блока, который связан с распределителем и через элемент ИЛИ вЂ” с узлом обнаружения ошибок и выходным регистром, отл и ч а ю щ е е с я тем, что, с целью повышения точности и достоверности регистрации, оно содержит .последовательно соединенные другой распределитель, подключенный к блоку управления, и триггеры, выходы которых соеди5 иены с адресным блоком, а входы — с входным блоком, подключенным к блоку обнаружения ошибок.

497581

4 Р2 Z

Составитель В Тергоев

Техред М. Семенов

Корректор М Лейзерман

Редактор Н. Коляда

Типография, пр. Сапунова, 2

Заказ 392/5 Изд. № 2086 Тираж 679 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5