Двоичное устройство деления

 

пп 497585

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Сониалистичес«нх

Расо блик f

1

1 (61) Дополнительное к авт. свид-ву (22) Заявлено 02.01.74 (21) 1982085/18-24 с присоединением заявки № (23) Приоритет

Опубликовано 30.12.75. Бюллетень ¹ 48

Дата опубликования описания 18.03.76 (51) М. Кл. 6 061 7/39

Государственный комитет

Совета Министров СССР до делам изооретений и открытий (53) УДК 681.325.5 (088.8) (72) Авторы изобретения

А. Л. Рейхенберг и Р. Я. Шевченко (71) Заявитель (54) ДВОИЧНОЕ УСТРОИСТВО ДЕЛЕНИЯ

Изобретение относится к области вычислительной техники и может быть использовано, в частности, для аппаратной реализации операции деления в специализированных цифровых вычислительных машинах, работающих в двоичной системе счисления с фиксированной запятой.

Известно устройство для деления, содержащее блок анализа знака псевдочастного, выход которого соединен с первым входом первого и второго сумматоров-вычитателей, выходы которых подключены соответственно к информационным входам накопительных сдвиговых регистров, управляющие входы которых связаны соответственно с первым и $TopbIM выходами блока управления, причем выходы накопительных сдвиговых регистров соединены соответственно с вторыми входами сумматоров-вычитателей, а выход знакового разряда второго накопительного сдвигового регистра подключен к входу блока анализа знака псевдочастного.

Недостатком известного устройства является большое время выполнения операции деления, а также сложность структуры устройства.

Целью настоящего изобретения является увеличение быстродействия выполнения операции деления.

Поставленная цель достигается введением блока анализа сходимости:процесса, вход которого соединен с дополнительным выходом второго накопительного сдвигового регистра, 5 а выход — с входом блока сброса, выход которого связан с входом блока управления, первый и,второй дополнительные выходы которого соединены соответственно с входами блока формирования констант и рециркуля10 циоиного сдвигового регистра, выходы которых подключены соответственно к третьим входам сумматоров вычитателей.

Такое конструктивное решение позволяет сократить время вычисления благодаря вве15 дению блоков анализа сходимости процесса и сброса, а также упрощает структуру устрой,ства.

На чертеже представлена блок-схема двоичного устройства деления.

20 Устройство содержит два одноразрядных сумматора-,вычитателя 1 и 2 комбинационного типа, два накопительных сдвиговых регистра 2 и 4, рециркуляционный сдвиговый регистр 5, блок 6 формирования констант, 25 знаковый разряд 7 второго накопительного сдвигового регистра 4, блок 8 анализа знака

,севдочастного,,выполненный, например, в зиде триггера с вентилем, блок 9 анализа сходи мости процесса, выполненный в виде

497585 цифровой схемы сравнения, блок 10 сброса, блок 11 управления. Первый и второй дополнительные выходы 12 блока 11 соединены с управляющими входами всех регистров и входом блока 6. 5

Выход накопительного сдвигового регистра

3 и 4 соединен с вторым (основным) информационным входом 13 сумматора-вычитателя

1 и 2 соответственно. На первый вход (вход управления) 14 сумматоров-вычитателей под- 10 соединен выход блока 8, вход которого соединен с выходом знакового разряда 7 регистра 4. Дополнительный параллельный выход регистра 4 соединен с входами блока 9,,выход которого через блок 10 соединен с входом 15 блока 11. Выход рециркуляционного сдвигового регистра 5 соединен с третьим (управляемым) входом 13 сумматора-вычитателя 2 и одновременно со своим входом. Блок 11 управления состоит из генератора тактовых 20 (сдвигающих) импульсов, двух счетчиков, дешиф ратора, вентилей и формирователя. Выход блока 6 формирования констант вида

2 — + >, в качестве которого могут быть использованы логический автомат или односто- 25 ронняя память с поразрядной выборкой значения очередного разряда выбираемого слова каждым тактовым импульсом, соединен с третьим (управляемым) входом 13 сумматора-вычитателя 1. Входом устройства являют- 30 ся входы регистра 4 и регистра 5. Выходом устройства является выход регистра 3. Структура устройства деления относится к параллельно-последовательному типу и обеспечивает оптимальное соотношение между быстро- 35 действием и сложностью реализации.

Процесс операции деления основан на принципе псевдоделения и псевдоумножения в итерационном процессе, который описывается системой разностных рекуррентных соотно- 40 шений:

Х,=Х. Ху =Х =-q) У2 — 1 +ц Х„- О.

+1 при Х О

q g — $1ДПХ)— — 1 и ри Х (О /=- О, 1,..., и. г, = О. г + — г, + q>2 — < + >. z„ х/у.

При помощи операции псевдоделения на 50 каждом шаге 1 определяется очередная (для следующего шага) цифра псевдочастного и при помощи псевдоумн жения преобразуется в очередное приближение частного. Псевдоделение и псевдоумножение выполняется при 55 помощи элементарных операций сложениявычитания и сдвига. Цикл вычисления частного состоит из n+1 итераций, где и — число двоичных разрядов аргументов. Каждое соотношение вычисляется в каждой итерации по- 60 следовательно за n+m+1 тактов; где m— число дополнительных разрядов для компенсации погрешности усечения при сдвиге, а один такт необходим для сдвига значения делителя Y ia каждой итерации. 65

Двоичное устройство деления работает следующим образом.

Первоначально в регистр 4 заносится значение делимого х, в регистр 5 заносится значение делителя у. В регистре 3 устанавливается нулевое значение. В любой итерации с выходов 12 блока 11 выдается серия тактовых импульсов для продвижения содержания накопительных сдвиговых регистров 3 и 4 и сдвига содержания рециркуляционного сдвигового регистра 5, а также выборки константы. В зависимости от значения очередной цифры псевдочастного в сумматорах-вычитателях производится сложение или вычитание (при помощи дополнения) содержаний соответствующих регистров и значения очередной константы. Результат очередного действия поразрядно заносится с выходов сумматоро ввычитателей на информационные входы регистров 3 и 4 младшими разрядами вперед в освобождающиеся при сдвиге старшие разряды регистров и продвигается к началу регистров. После выполнения n+1 итераций в регистре 4 находится нулевое значение, в регистре 3 — значение частного от деления операндов. Для подавляющего большинства операндов итерационный процесс сходится на интерации, номер которой меньше и+1.

В этом случае в регистре 3 находится точное значение частного, а в регистре 4 находится нулевое значение, блок 9, который сравнивает содержание регистра 4 с логическим нулем, выдает сигнал останова процесса. Последний запоминается в блоке 10, который выдае: команду в блок 11 прекратить выдачу такто вых импульсов на следующей итерации. Мак. симальное время операции деления

Т(п +6n тактов при точности в л двоичных разрядов. Благодаря асинхронному режиму работы устройства быстродействие повышается примерно в два раза, Двоичное устройство деления с унифицированной параллельно-последовательной структурой состоит из простых стандартных циф ровых схем и элементов. Структура устройства обладает сравнительно высокой однородностью, что позволяет использовать для ее реализации интегральные схемы с высокой степенью интеграции. Устройство совмещает требования максимальной надежности, быстродействия, унификации и оптимального использо вания аппаратуры.

Использование устройства целесообразно в качестве специализированного вычислительного блока для выполнения операции деления в реальном масштабе времени или при большой частоте обращения к операции.

Предмет изобретения

Двоичное устройство деления, содержащее блок анализа знака псевдочастного, выход которого соединен с первыми входами первого и второго сумматоров-вычитателей, выходы которых подключены соответственно к инфор497585

Составитель А. Рейхенберг

Редактор В. Булдаков Техред М. Семенов Корректор М. Лейзерман

Заказ 392/9 Изд. № 2086 Тираж 679 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 мационным входам накопительных сдвиговых регистров, управляющие входы которых связаны соответственно с первым и вторым выходами блока управления, причем, выходы накопительных сдвиговых регистров соединены соответственно с вторыми входами сумматоров-вычитателей, а выход знакового разряда второго накопительного сдвигового регистра подключен к входу блока анализа знака псевдочастного, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия, в устройство введен блок анализа сходимости процесса, вход которого соединен с дополнительным выходом второго накопительного сдвигового регистра, а выход — с входом блока

5 сброса, выход которото связан с входом блока управления, первый и второй дополнительные выходы которого соединены соответственно с входами блока формирования констант и рециркуляционного сдвигового регистра, выхо10 ды,которых, подключены соответственно к третьим входам сумматоров-вычитателей.