Дифференцирующее устройство
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (»1 517894
Союз Советских
Социалистических
Республик э 1
«м Ю
Г (61) Дополнительное к авт. свнд-ву (22) Заявлено 09.10,74 (21) 2065340/24 (51) М. Кл. G 06Г 15/34 с присоединением заявки №
Государственный комитет
Совета Министров СССР (23) Приоритет
Опубликовано 15.06.76. Бюллетень № 22
Дата опубликования описания 08.09.76 (53) УДК 681.325.5(088.8) по делам изобретений и открытий (72) Авторы изобретения
В. И. Жабин, В. И. Корнейчук, В, П. Тарасенко и Б. П. Хижинский
Киевский ордена Ленина политехнический институт им. 50-летия
Великой Октябрьской социалистической революции (71) Заявитель (54) ДИФФЕРЕНЦИРУЮЩЕЕ УСТРОЙСТВО
Изобретение относится к вычислительной технике и может быть применено, например, в цифровых вычислительных машинах, в цифровых дифференцирующих машинах и в специализированных цифровых устройствах, построенных на интегральных схемах.
Известно дифференцирующсе устройство, содер кащее коммутаторы и блок управления.
Известное устройство характеризуется невысоким быстродействием при вычислении производной любого порядка от функции, представленной многочленом, и имеет большой состав аппаратуры.
Целью изобретения является повышение быстродействия устройства и упрощение вычисления производной любого порядка от функции, представленной многочленом, и упрощение устройства. Это достигается тем, что в описываемое устройство введены регистр операнда, регистр окончательного результата, блоки элементов «ИЛИ», формирователи, регистры коэффициентов и сумматоры, вход каждого из которых подключен к выходу соответствующего коммутатора, информационные входы которых соединены с выходами соответствующих блоков элементов «ИЛИ» и регистра операнда, выходы каждого регистра коэффициентов и каждого формирователя подключены к управляющим входам соответствующих коммутаторов, управляющие входы регистров коэффициентов, регистра окончательного результата, сумматоров, входы блоков элементов «ИЛИ» и первые и вторые входы формирователей соединены с соответствующими выходами блока управления, третьи входы
i-x формирователей соединены со вторыми выходами (— 1) -х формирователей, четвертые входы — подключены к выходам i-z сумматоров, пятые входы — к выходу младшего раз10 ряда регистра операнда, вход регистра окончательного результата подключен к выходу и-го сумматора.
На чертеже приведена структурная схема описываемого устройства.
Оно содержит сумматоры 11 — 1„(п — степень многочлена), регистр 2 окончательного результата, регистр операнда 3, блоки 4I — 4 1 элементов «ИЛИ», коммутаторы 5I — 5, регистры коэффициентов 61 — 6„, формирователи
7I — 7 1 и блок управления 8. Входы сумматоров 11 — 1„соединены с выходами соответственно коммутаторов 5,— 5„, а выход сумматора 1„подключен ко входу регистра 2 окончательного результата. К одним информациoHHbIM входам IwoMMQTBTopoB 52 — 5„подключены выходы соответственно блоков 41 — 4„ I элементов «ИЛИ», а к другим — выходы регистра операнда 3. Выходы младших разрядов регистров коэффициентов 61 — 6 соедине3О ны с первыми управляющими входами соот517894
h, = g
6 — 6 и регистра 2 окончательного результата. Второй выход блока управления 8 подключен к первым входам формирователей 7>— — 7 >, а третий — ко вторым входамформирователей 72 — 7 >, к третьим входам которых подключены вторые выходы соответственно формирователей 7 — 7 . Выходы младших разрядов сумматоров 1 — 1 > соединены с четвертыми входами соответственно формирователей 7 — 7 >, а к пятым входам формирователей 7 — 7» > подключен выход младшего разряда регистра операнда 3. Отдельная группа выходов блока управления 8 образует и кодовых шин. Первая кодовая шина подключена ко входам коммутатора 5> в соответствии с двоичным кодом числа и. Ко входам 1-х блоков 4 — 4„ элементов «ИЛИ» (1 — индекс блока) каждая k — ÿ (k= 1, 2, ..., и) кодовая шина подключена в соответствии с двоичныk — 1 ми кодами, равными П (и — i +JJ) . Регистр г=о операнда 3 и регистры коэффициентов 6> — 6 имеют по m разрядов, где пг — разрядность операнда. Сумматоры 1> — 1„, имеющие индексы г, содержат по i, двоичных разрядов, с— определяемых из соотношения i log,H (г —. ) =о
Формирователи 7> — 7„„> могут быть построены в соответствии с переключительными функциями вида
h, — функции, реализуемые формирователями 7 — 7 с индексами i;
g„— цифры младших разрядов сумматоров li — 1 t с индексами i; и; > — функции, реализуемые формирователями 7i — 7 2 с индексами i — 1; с — цифра младшего разряда регистра операнда 3.
Пусть необходимо вычислить производную
k-го порядка (k=1, 2, ..., n) в точке х=хоот и функции, представленной многочленом Еа, х .
i=0
Перед началом вычислений операнд х, записывается в регистр операнда 3, коэффициенты ak, а,+,; ..., а записываются соответственно в регистры коэффициентов б, 6 >, ..., 6,. Сумматоры 11 — l„и регистры коэффициентов 6> — б, > устанавливаются в нулевое состояние, а k-й триггер настройки, входящий в состав блока управления 8, устанавливается в
«единичное» состояние. В процессе вычисления блок управления 8 последовательно во времени вырабатывает управляющие сигналы д
Tl, Т2, Т3 и Т4. При наличии единицы в k-x триггере настройки блок управления 8 выдает управляющий сигнал Тl только на k-ю кодовую шину. При этом коды с выходов блоков
4i — 4 > элементов «ИЛИ» через коммутаторы 5..— 5„передаются соответственно в сумматоры I > — 1„, где осуществляется их суммирование с содержимым сумматоров 12 — 1„, а процессом передачи кодов в сумматоры 1> — 1 управляют младшие разряды соответственно регистров коэффициентов 62 — 6„. При вычислении первой производной по сигналу Tl осуществляется также прием двоичного кода числа и в сумматор 1> через коммутатор 50 управляет которым младший разряд регистра коэффициентов бь По сигналу Т2 в формирователях 72 — 7 формируются и запоминаются значения функций h,, по сигналу ТЗ сформированные функции h; управляют передачей кода регистра операнда 3 в сумматоры
1> — 1„, где осуществляется суммирование этого кода с содержимым сумматоров 1 — 1„. 3атем по сигналу Т4 выполняется правый сдвиг на один разряд содержимого сумматоров 1>— — 1„, регистров коэффициентов 61 — 6 и регистра 2 окончательного результата. При сдви. ге очередная цифра результата с выхода младшего разряда сумматора 1 переписывается в старший разряд регистра 2 окончательного результата. На этом заканчивается один цикл вычислений.
Для получения полного результата необходимо выполнить 4+ (и — k) т циклов, после чего результат записывается в пг младших разрядах сумматоров 1, и в регистре 2 окончательного результата.
Формула изобретения
Дифференцирующее устройство, содержащее коммутаторы и блок управления, о тл ич а ю щ е е с я тем, что, с целью повышения бысгродействия устройства,и упрощения вычисления производной любого порядка от функции, представленной многочленом, в него введены регистр операнда, регистр окончательного результата, блоки элементов
«ИЛИ», формирователи, регистры коэффициентов и сумматоры, вход каждого из которых подключен к выходу соответствующего коммутатора, информационные входы которых соединены с выходами соответствующих блоков элементов «ИЛИ» и регистра операнда, выходы каждого регистра коэффициентов и каждого формирователя подключены к управляющим входам соответствующих коммутаторов, управляющие входы регистров коэффициентов, регистра окончательного результата, сумматоров, входы блоков элементов
«ИЛИ» и первые и вторые входы формиро вателей соединены с соответствующими выходами блока управления, третьи входы i-x формирователей соединены со вторыми выхо517894
Составитель В. Жабин
Техред T. Курилко
Корректор М, Лейзерман
Редактор Л. Тюрина
Заказ 2273, 7 Изд. ¹ 1504 Тираж 364 Подписное
ЦНИИГ1И Государственного когвптета Совета Министров СССР по делам изобретений tt открытий
113035, Москва, Ж-35, Раугпская ваб., д. 4/5
Типография, 111>. Сапунова, 2 дами (i — 1) -х формирователей, четвертые входы — подключены к выходам i-х сумматоров, пятые входы к выходу младшего разряда регистра операнда, вход регистра окончательного результата подключен к выходу и-ro сумматора.
