Устройство для вычисления обратной величины

 

1ц 5l9708

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союа Советскик

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 08;02.74 (21) 1994794/18-24 (51) М. Кл 2G 06F 7/39 с присоединением заявки №

Государственный комитет (23) Приоритет

Опубликовано 30.06.76. Бюллетень № 24

Дата опубликования описания 06.08.76

Совета Министров СССР по делам изобретений и открытий (53) УДК 681.3 (088.8) (72) Автор изобретения

A. И. Гречишников (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

ОБРАТНОЙ ВЕЛ ИЧ И НЫ

Изобретение относится к области вычислительнои техники и может быть использовано в качестве вычислительного блока цифровых

ЭВМ, работающих в системе счисления с цифрами 1,0 — 1 и .выполняющих арифметические операции старшими разрядами вперед.

Известно устройство для вычисления обратной величины, содержащее цепочку последовательно соединенных элементов задержки, вход первого из которых подключен к входу устройства, цепочку последовательно соединенных сумматоров, блок хранения значений периода, вход которого соединен с выходом устройства, а выход — с первым входом коммутатора.

Множитель подается в прототип параллельно. Период величины 1/х вычисляется в прототипе следующим образом.

Число х суммируется со сдвинутым на один разряд влево числом х, умноженным на «О» или на «1» так, чтобы наименьшие значащие разряды суммы были равны «1».

Число Х сдвигается еще на один разряд влево и умножается на «О» или на «1» так, чтобы при сложении результата с предыдущей суммой получалась единица в следующем разряде влево от новой суммы.

Шаг 2 повторяется до тех пор, пока не будет вычислен весь период величины 1/х.

Недостатком известного устройства является то, что разряды первого периода обратной величины 1/х образуются начиная от младших разрядоз. Это не позволяет исполь5 зовать их в дальнейших операциях до окончания вычисления периода, что снижает быстродействие всего устройства.

Цель изобретения — повышение быстродействия устроиства, предназначенного для вы10 числения обратной величины.

Это достигается тем, что устройство содержит блоки управления умножением, блоки умножения, соединенные первым входом с выходами соответствующих элементов задержки, 15 вторым входом — с выходами соответствующих блоков управления умножением, а выходами — с вторыми входами сумматоров.

Выходы сумматоров подключены к входам блоков управления умножением, выходы пос20 ледних — к соответствующим входам дополнительного коммутатора, выходом связанного со вторым входом основного коммутатора, вь|ход которого соединен с выходом устройства. Входы первого блока умножения и пер25 вого блока управления умножением соединены с входом устройства.

В предлагаемом устройстве информация обрабатывается будучи представленной в виде степенных приращений (СП), 30 Число масштабируется в пределах от Одо1:

51970ф

Таблица

Результат декодирования

2В,+0,5

СП

2В„

01,1011

00,011

01,11

00,1

00,0

00,11011

00,0011

00,111

00,01

00,0

ОО

01

10,0011

00,111

10,01

01,0

00,1

0,1

0,01

0,011

0,0110

0,01011

2

10 3

Таблица 2

Результат декодирования

СП

2В -+-0,5

2В в

0,0

0,00

0,001

0,0001

0,00011

0,000110

0,0001100

0,00010111

0,000101111

0,0001011101

01

01

01

01

10,0

01,101011101

01,11011101

10,0011101

00,111101

10,0)101

01,0101

01,001

00,11

10,0

00,1

01,001011101

01,01011101

01,1011101

00,011101

01,11101

00,1101

0O,I01

00,01

01,1

00,0

00,1001011101

00,101011101

00,11011101

00,0011101

00,111101

00,01101

00,0101

00,001

00,11

00,0

2

4

5 б

8

10

Таблица 3

Первое слагаемое

Второе слагаемое

Процесс декодирования

Сумма

OI

0,1

0,01

0,011

0,0110

0,01011

0,010110

01

01

3 а) масштабирование в пределах от — 0,5 до

+0,5, б) сложение с числом +05.

Умножение на 2.

Суммирование с числом 0,5. Целая часть полученного числа — степенное приращение.

Шаги 1 — 3 повторяются к раз, где к— количество двоичных разрядов в кодируемом числе.

В табл.,1 и 2 приведены примеры кодирования чисел 0,01011 и 0,0001011101 соответственно. В них обозначено: Вр — промежуточный результат кодирования, р — номер шага кодирования.

В правом крайнем столбце табл. 1 и 2 приведен пример процесса декодирования, который представляет собой суммирование количественных эквивалентов степенных .приращений.

Числа, записанные в виде СП, можно складывать последовательно старшими разрядами вперед. При сложении двух СП могут возникнуть следующие варианты суммы:

01+01 =OI, 01-+-10=10, 01+00=00, 10+00=01, 10+-10=-10.01, 00+00=00.01.

Пример сложения закодированного ранее числа 0,01011 с самим собой да и в табл. 3.

Степенные приращения 0,1, 10 и 00 соответствуют цифрам О,+1 и — 1 соответственно.

Декодирование произведено без учета образования разряда с номером p=0.

На чертеже представлена схема устройства для вычисления обратной величины числа в системе счисления с цифрами +1,0 и — 1, где

20 обозначено: 1 — вход устройства; 2 — элементы задержки; 3 — блоки умножения; 4— сумматор; 5 — блоки управления умножением; 6 — первый коммутатор; 7 — второй коммутатор; 8 — блок хранения значений

25 периода; 9 — выход устройства.

Вход 1 предназначен для приема числа Х, обратную величину которого необходимо вычислить. Число Х подается в последовательном коде страшими разрядами вперед, буду30 чи представленным в виде СП. Элементы 2 задержки служат для сдвига во времени числа Х относительно самого себя. Каждый блок

3 предусмотрен для умножения сдвинутого числа Х на 01, 10 или 00, т. е. на О, +1 или

35 — 1 соответственно, поэтому блок 3 представляет собой простую схему, построенную из небольшого числа схем «И», «ИЛИ» и «НЕ».

Сумматор 4 служит для вычисления суммы двух слагаемых, поступающих последователь40 ным кодом старшими разрядами (СП) вперед. Блок 5 управления умножением необходим для управления блоками умножения в зависимости от суммы, образующейся в сумматоре 4. В зависимости от вида СП, блок 5

45 вырабатывает соответствующий сигнал для иа?ов ба

65 б управления блоком умножения. Первый коммутатор б представляет собой управляемую схему сборки, собирающую поочередно си налы с блоков 5. Второй коммутатор 7 предназначен для управления выдачей информации из коммутатора б и из блока 8 хранения значений периода, а также для управления записью информации в блок 8. Выход 9 коммутатора 7 служит выходом всего устройства.

Период величины 1/A в предлагаемом устройстве вычисляется следующим ооразом.

Число Х, умноженное на +1, если его первый значащий разряд равен +l, и на если его первыи значащий разряд равен — 1, суммируется со сдвинутым на один разряд

BIIp BBo числом Х, умноженным на О, -1-1 H;IH — (01, 10 или 00) так, чтооы старшин (первый) разряд суммы был равен +1 (10), а второи разряд — нулю (01).

Число Х сдвигается еще на один разряд вправо и умножается на О, +1 или —,1 так, ° I uobI пр.1 сложении результата с предыдущси o) амон получился нуль (Оl) В с,лд мщем разряде справа от новои суммы. шаг 2 повторяется до тех пор, пока еще будет вычислен весь период величины 1/Х. единица, записанная в виде бесконечной дроби, в двоичной форме имеет вид

u,ill l ill ..... В виде степенных приращении это число записывается как 10.01.0>.0 ..... сли брать конечное число разрядов, то занис в динарном алгоритме выглядит как

10.01.01.01.01..... О1.00 или 10.01.01.01..., . 00.10.

Исходя из этого, в первом шаге вычислений

1/Х в предлагаемом устройстве обеспечивается появление единицы (10) в первом разряде суммы и нуля (01) — во втором разряде.

iso всех остальных шагах работы устроиства ооеспечивается равенство нулю всех остальных степенных приращений суммы.

Указанную процедуру можно оыло obl Ilpoдолжать до получения всех разрядов числа

l /iS .

Для пояснения работы предлагаемого устрОистВа приведем пример вычисления обратной величины числа A=0,01011. 11ример кодирования этого числа дан в табл. l: С11л ——

=,10.00.10.01.00.

В приведенном численном примере, слева в столбик записаны разряды искомого частного (первого периода) .

10....10.00.10.01.00

10........10.00.10.01.00

00...........01.01.01.01.01.

01..............00.10.00,01.10

10.................10.00.10.01.00

10....................10.00.10.01.00

00. .00.10.00.01,10

10.01.01.01.01.01.01.01.01.00.10

Декодировав число 10,10.01.00.10.10.00, записанное в столбик, получим двоичное число

0,1011101. Это значащая часть истинного зна5

50 чения периода, равного 0,0001011101, если делитель равен lull в двоичном коде. Определить истинное положение запятой в частном можно, учтя при этом, что для записи в виде степенных приращений числа масштабируются в пределах от О до +l.

Число Х, на которое необходимо разделить единицу, последовательным кодом, старшими разрядами вперед поступает на вход 1 и распространяется по цепочке, состоящей из элементов л задержки. выхода каждого элемента 2 число, задержанное на определенное количество тактов, поступает на один из входов соответствующего блока 3 умножения.

Элементы задержки выбирают таким ооразом, чтобы число Х поступало на соседние блоки 3 умножения со сдвигом на один разряд. Блоки 3 производят умножение Х на

0,l, 10 или 00, в зависимости от вида очередllOB0 Pd3PH J d OУММЫ, IIOoi) ЧЕННОЙ B СОСЕДНЕМ снизу сумматоре 4. Слежение за определенным разрядом суммы производит блок 5. Сиглал, аыраоатыйаемыи каждым из блОкОВ упраВлеьия множением О, яВляется ОднОВремгнно î-IBpe+HbIM разрядом искомого частного и передается для выдачи из устройства вычисления ооратной величины на первый коммутатор b. Легко видеть, что блоки 5 срабатывают последовательно один за другим, начиная с нижне-о. 11ервый коммутатор б сооираег Выработанные в блоках 5 сигналы на одну шину и пересылает их на второй коммутатор / для выдачи из устройств и для записи B блок 8 хранения значений периода.

11осле того, как все разряды периода будут определены, период можег оыть выдан и олока Ь еще несколько раз для достижения результатов необходимой точности. поскольку все числа, записанные в виде

С11, начинаются со значащеи цифры, первы (старшин) разряд частного 1/Х оудет oHpi делен В первом такте раооты рассматриваемого устроиства. ьторой разряд — во втором такте и т. д. вычисленные разряды и,>сгупают с выхода 9 в другие решающие усгроиства, раоотающие на основе динарного алгоритvid, где сраазу же подвергаются дальнеишеи оораоотке. акой порядок определения частного I/ë (oT с1арших разрядов к млаадшим), реализованнын в предлагаемом уcTройстве, существенно повышает его бысг.родеиствие по сравнению с прототипом.

Формула изобретения

Устройство для вычисления обратной величины, содержащее цепочку последовательно соединенных элементов задержки, вход первого из нЯ соединен с входом устройства, цепочку последовательно соединенных сумматоров, блок хранения значений периода, вход которого соединен с выходом устройства, а выход — с первым входом коммутатора, отл и ч а и щеес я тем, что, с целью повыше5-19708

Сост а вител ь Э. Сенина

Техред А. Камышникова Корректор Л. Котов»

Редактор И. Каширин

Заказ 1795/9 Изд. № 1544 Тираж 864 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушскан наб., д. 4/5 типографии, !Ip. Сапунова, 2 нйя быстродействия, устройство - содержит блоки управления умножением, блоки умножения, соединенные первым входом с выходами соответствующих элементов задержки, вторым входом — с выходами соответствующих блоков управления умножением, а выходами — с вторыми входами сумматоров, выходы которых соединены с входами блоков управления умножением, выходы которых соединены с соответствующими входами дополнительного коммутатора, выход которого соединен с вторым входом основного коммутато5 ра, выход которого соединен с выходом устройства, при этом входы первого блока умножения и первого блока управления умножением соединены с входом устройства.