Многоканальное устройство передачи и приема аналоговых сигналов методом адаптивного кодирования

 

О П И С А Й И Е < п 525253

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Рвсоубаик (61) Дополнительное к авт. свид-ву (22) Заявлено 10.12.74 (21) 2082394/09 с присоединением заявки № (51) М. Кл. Н 04J 3/04

Государственный комитет (23) Приоритет

Совета тйинистров СССР но делам изобретений и открытий

Опубликовано 15.08.76. Бюллетень № 30

Дата опубликования описания 20.10.76 (53) УДК 621.395.1(088.8) (72) Авторы изобретения

В. Е. Быков, В. И. Грубов, В. К. Ломаш и Ю. Н. Зорин

КОДИРОВАНИЯ

Изобретение относится к тех|нтеке передачи и нформации и может использонаться для передачи а налоговой информации в системах с адресно- кодовой модуляцией.

Извеспно многока нальное устройство передачи и приема аналоговых ситналов методом адаптивного кодирования, содержащее на передающей стороне в:каждом канале а на логоциф|ровой преобразователь, первый вход ноторого является информационным входом канала, и последователыно соединенные ооновной элемент памяти, основной сумматор по модулю два и элемент НЕ, и общие для всех ка налов блок управления, пер|вый выход которого подключен к вторым exopам а налогоцифровых;преобразователей и основных элементов памяти всех .ка налов, à та кже к входу блока формирования,си нхросипнала, блок адреса, выход которого подключен к перво му входу блошка форми!рования группового сигнала, второй вход которого соедвнен с выходом блошка формирования стенхросипнала, и блок памяти эталон ного сипнала, выход, которого .подключен к вторым входа м основанных .сум,маторов по модулю два всех каналов; на приемной стороне — блок выделения синхросиг нала и дешифратор, выходы которого подключены к первым входа|м элементов и соответствующих:каналов, вторые входы которых подключены,к выходу блока памяти эталон ного сигнала, при этом выход блока выделения синхросигнала соединен ic входом блока управления, первый и второй выходы которого подключены к соответствующим,входам де5 .шифратора.

Одна ко известное многоканальное устройство не обеспечивает сокра щение избыточности передаваемых сообщений без снижения вер.ности передачи.

10 Цель изобретения — сок ращение избыточно;сти передаваемых сообщений без снижения верности передачи.

Для этого на передающей стороне включены в каждом,ка нале последовательно соеди15 ненные дополнительный элемент памяти, дополнительный сумматор по модулю два и элемент И, а также общие для всех каналов схема запрета, выход .которой соединен с входо м блока памяти эталонного сигнала, блок анализа, входы которого соединены с выхода|ми элементов HE каждого канала, а выходы соединены с входа ми блока адреса, дополнительный выход блока анализа подключен к входу блока формирования .маркера и запрещающему .входу .схемы за|пьета, сипнальный вход которой подключен к второму выходу блока управления, выход блока формирования маркера подключен к третьему входу блока формярования пруппового сигнала, вторые

30 входы элемента И и дополнительного сумма525253

20 тора по модулю два,каждого канала по дключены к выходу а налого-цифрового ореобразователя .соответствующего,ка нала, выход элемента И лодключе н,к входам основ ного и допол нительного элементов памяти соответствую щего KBIHBJIB, а на приемной стороне между блоком уп ра вле ния и блакои памяти эталонHoiro сигнала включена схема за|прета, запрещающий вход |которой подключен к выходу допол нительного блока форми|рования ма ркера, .на,вход, которого пода и вход ной сигнал.

На чертеже приведена фу1н кциональная схема многоканального у с Вройства.

Многоканальное устройство передачи и приема BIHBJIoговых cHDHBJIQ B методом адаптив ного кодирования содержит,на передаю щей сторо не в каждом из N KBIHBIJIoB аналого- циф ровой преобразователь 1, первый вход которого является HiHgoiplMaiuHoiHiHbIM входом ка нала, последовательно соеди нен ные основной элемент памяти 2, основной су1мматор по модулю два

3 и элемент НЕ 4, последовательно соединенные дополнительный элемент па мяти 5, дополнигель ный сумматор по .модулю два 6 и элемент И 7, выход,KQTolpoTo подключен к входа м ооно вного и дополни тельного элементов памяти 2 и 5!соответствующего ка нала, а вторые входы элемента И 7 и дополнительного сумматора по,модулю два 6 подключены к входу а налого-цифрового лреобразователя 1 соответствующего канала, а также общие для всех N ка нало в блок 1пра вления 8, первый вход кото рого подключен к вторым входаM а|налого-цифровых прео бразо вателей 1 и основных элементов па|мяти 2,всех каналов, а также к входу блока формирования синхросигнала 9,,блок адреса 10, выход которого подключен к первому входу блошка. фо рмирования группового сигнала 11, вто рой вход которого соединен,с выходом блока фо рми рования синхро сигнала 9, блок памяти эталонного сигнала, 12, BbIxoiJI, кото рого подключен к BToipbIM

BXOiQBiM ОСНОВНЫХ CQ MMBToiPOB ПО МОДУЛ10 ДВа

3 всех каналов, схему запрета 13, выход которой соеди|нен с входом блока, па мяти этало нного сигнала 12,,а,сигнальный вход — iK второму, выходу блока управления 8, и блок BIHBлиза 14, Вход которого соединены с выходами элементов НЕ 4 каждого ка нала, выходы — с входами блошка адреса 10, а дополнительный выход блошка aiHализа,14 подключен к запр ещающему входу схемы запрета 13 и входу блока фо рми ро вания MaiplKGpa 15, выход кото рого подключен к третьему Входу блока фор ми рова ния пруппового сигнала 11; на приемной сто роне — блок выделения синхросигнала 16, выход кото рого соединен с входом блока управления 17, пер|вый и второй выходы которого подключены к соответствующим входам дешифратор а 18, выходы которого подключены к первым зхода м э лементов И 19 соответствующих ка налов, вторые входы которых подключены к выходу блока памяти этаюнного сигнала 20,;схему запрета 21, включен ную между блоком управления 17 и бло«995

65 ком памяти эталон но го сипнала 20, и дополнительный блок формирава ния маркера 22, выход которого подключен,к за прещающему входу схемы запрета 21, а на вход которого пода и входной сионал.

Многоканальное устройство ра ботает следующим образом.

На передающей стороне а налоговые сигналы S;(t), где 1=1, 2, ..., N, поступают на входы аналого-цифровых преобразователей 1 соответствующих ка нало в. Блок управления 8 вырабатывает импульсы с частотой Fb изменения цифрового эталонного сигнала, хранящегося в блоке памяти эталонного сигнала 12, и с частотой F, опроса N каналов. При одновременном поступлении импульса частоты F„ на аналого-цифровые преобразователи 1 всех

N каналов мгновенные значения аналоговых сигналов преобразуются в данный период опроса в цифровой сигнал.

В каждом канале этот цифровой сигнал сравнивается в сумматоре IIQ модулю два 6 со значением и нформацио н ного сигнала соответствующего .канала, хранящего ся в элементе памяти 5, имевшим значение в предыдущий период опроса. Если си гнал не изменяется по отношению к предыдущему периоду оп роса, то на выходе сумматора по модулю два 6 сигнал Отсутствует и элемент И 7 .препятствует записи ци фрового информационного сигнала в данный период опроса в элементы памяти 2 и 5. В противном случае инфо рмацио нный сигнал в да нный период oiIIipoca записывается в элементы памяти 2 и 5,соответствующего канала. После око нча ния сравнения и за писи, под воздействием импульсов частоты FI., проходящими через открытую схему запрета 13 в блок памяти эталон ного сигнала,12, последний начи нает выда вать диакретные значения эталонного си гнала (нап ример, начиная с первого номера уровня квантования) одно временно на суиматоры по модулю два 3 всех N каналов, где происходит сравнение его с и н формацHQIHHbIM сигналом. При ipaiaeHcTHe эталонного и информационно го сигналов в соответству.ющих .ка налах с элементов НЕ 4 и|мпульGHblB сигналы поступают .в блок анализа .14, который в .бло к адреса 10 выдает последовательно управляю щие импульсы на фор мирование кодов адресов соответствующих каналов, имеющих одинаковые значения и нформацио нных сигналов. В этот же момент времени с дополнительного,выхода блока, анализа 14 снимается импульс длительностью, равной в ре мени, за нимаемому в кадре передачи и|нформации кодами адресов, каналов с одина ковы ми инфо рмацион ными сигналами. Этот импульс запускает блок формирования мар кера

15 числа ка налов ic равными инфо рмационными каналами и за крывает схему запрета 13, запрещая прохождение импульсов частоты FI, в блок па мяти 3Tau10HIHQII;o сигнала 12. Таким образом прекращается изменение эталон ного сигнала во время выдачи через блок формирова ния группового сигнала 11 кодов адресов

525253 каналов, и меющих одинаковые значения ин,формациоя ных сигналов. После оков,ания выдачи в ка нал связи этих адресов каналов схема запрета 18 открывается и блок памяти эталон ного сигнала 12 продолжает выдаивать эталонный циф ро вой сигнал со следующего возрастающего значения. В каждом периоде опроса под воздействием импульсов частоты

Fp блок формиро ваяия си нхросипнала 9 вырабатывает код синхронизации кадра, который вместе с .кодами маркеров числа KBIHBлов через блок фойер мир овация груп нового сигнала

11 замешиваются в полный кадр передачи ияфо,рмации.

На приемной сто роне из полного сигнала кадра в блоке выделения синхросиянала 16 выделяется сигнал, сияхронизи рующий,работу блошка управления 17. Последний та|кже вырабатывает импульсы с частотой FI, и Fp, управляющие соответстввняо ра ботой через схему запрета 21 блоком памяти эталон ного сигнала 20 .и дешифра тора 18. Поскольку временное положение кода, андреса i-го канала соответствует вполне определенному дискретному значBHию эталQH(Hoão сигнала в дalHiHûé момент времени, то возяи кающий си гнал на соответствующем 1-ом выходе дешиф ратора 18 открывает элемент И 19 i-Iro канала и пропускает эталонный сигнал яа i-й выход устройства. З начение эталон но го сигнала в даяный момент времени и я|вляется значением информациоя ного сигнала i-го канала. Если в

J-ом кадре передаются коды адресов каяалов, имеющих равные и нформацио н ные сигналы, то в блоке формирования маркера 22 из кода маркера вырабатывается им пульс длительностью, равной, времени, за нимаемо му кодами адресов, каналов с равными ияфармационными сигналами. Этот имяульс закрывает схему запрета 21;и запрещает прохождение импульсов частоты Рт„управляющих работой блока. памяти эталон ного сигнала 20, в котором iHB время расшиф ровки кодов адресов асаяалов фиксируется постоянное зяачение эталонного сигнала. Импульсы, возникающие на выходах дешиф рато ра 18, последовательно открывают элемент И 19, пропуокая од но и то же значение эталонного сигнала на выходы каналов с одинаковыми значениями информационно го си пи ал,а.

Формула изобретения

Многоканальное успройство передачи и приема а налоговых сигналов методом а даятивного кодирования, .содержащее на передающей сторо|не в каждом, канале аналого-цифровой

50 преобразователь, первый, вход которого является информационным .входом |канала, и последовательно соединенные основной элемент памяти, основной сумматор яо модулю два и элемент НЕ, и общие для ясех кана лов блок у правления, первый выход кото рого яодключея к вторым входам а палого-цифровых преобразователей и оановяых элементов памяти всех каналов, а также к входу блока формирова ния синхросигнала, блок адреса, выход которого подключен к пврвому входу блока фойер,ми рова ния группового сигнала, второй вход которого соединении с выходом блока фо рмирования синхросигнала, и блок памяти эта;IoIHIHor o сигнала, выход которо го подключен к вторы м входам ооновных сумматоров по модулю два,всех KBHB;Ioâ; яа приемной сторо,не — блок выделения синхросигнала и дешиф,ратор, выходы которого подключены к первым входам элементов И соответствующих rêa íaлоув, вторые входы которых подключены к выходу блока па мяти эталояного ситяала, п ри этом выход блока выделения синхросигнала соединен с входом блока управления, первый и второй выходы которого подключены к соответствующим входам дешифратора, о тл ич а ю щ ее с я тем, что, с целью сокращения избыточности передаваемых сообщений без снижения верности передачи, на передающей стороне включены в каждом канале последовательно соединенные дополнительный элемент памяти, дополнительный сумматор по модулю два и элемент И, а также общие для всех канало в схема запрета, выход кото рой соединен с входом блока памяти эталонlног сигнала, блок а|нализа,,входы:которого соединены ic выходами элементов НЕ каждого канала, а выходы соединены с входами блока адреса, дополнительный выход блока анализа подключен .к входу блока формирования маркера и запрещающему входу схемы запрета, сигна Ihный вход кото рой подключен к второму выходу блока управления, выход блока формирова ния:ма рокера подключен к третьему входу блока фо рмирова ния группового сигнала, вторые входы элемента И и дополнительного сумматора по модулю два каждого канала подключены к выходу а палого-цифрового преобразователя соответствующего канала,, выход элемента И подключен к .входам основного и дополнительного элементов:памяти соответствующего;канала, а на,приемной стороне между блоком управления и блоком памяти эталон ного сигнала включена, схема за прета, запрещающий вход которой подключен к выходу дополнительного блока формирова ния маркера, на вход которого подан входной сигнал.

525253

7ер

Составитель А. Кузнецов

Техред 3. Тараненко Корректор Т. Добровольская

Редактор Л. Корсун

Типография, пр. Сапунова, 2

Заказ 2180/1 Изд. М 1655 Тираж 864 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, 7К-35, Раушская наб., д. 4/5