Интегрирующее устройство интегрирующей машины последовательного типа

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Х АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

«-(Н)

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 15.04.74 (21) 2017212/24 (51) Ч Кл 2 6 06.1 1/02 с присоединением заявки № тГосударственный комитет

:Совета Министров СССР по делам нэвбретений и открытий (23) Приоритет

Опубликовано 30.08.76. Бюллетень № 32

Дата опубликования описания 23.11.76 (53) УДК 681.325(088.8) (72) .Авторы .изобретения

Л. М. Блинова и О. Н. Пьявченко (71) Заявитель Таганрогский радиотехнический институт им. В. Д. Калмыкова (54) ИНТЕГРИРУЮЩЕЕ УСТРОЙСТВО

ИНТЕГРИРУЮЩЕЙ МАШИНЫ ПОСЛЕДОВАТЕЛЬНОГО ТИПА

Изобретение относится к области вычисли.тельной техники и может быть использовано при работе цифровых вычислительных комплексов в системах управления и моделирования:различных процессов, требующих обеспечения вычислений в большом диапазоне изменения точности.

Известно интегрирующее устройство, содер-жащее блок экстраполяции и квантования,,выход и первый вход которого соединены со ответственно с первыми выходом и входом устройства, два сумматора, первый регистр частичных сумм, узел .формирования приращения, первые два входа которого подключены ко второму и третьему входам устройства, регистр приращения, вход которого подключен к третьему входу устройства, а выход соединен с первым входом первого сумматора, преобразователь кода, два входа которого подключены соответственно к выходу. узла формирования приращения и четвертому входу устройства, а выход соединен с первым входом второго сумматора, первый регистр подынтегральной функции, первые вход и выход которого подключены соответственно к третьему входу и второму выходу устройства, первый элемент «И», первый вход которого подключен к пятому входу устройства, а выход соединен с первым входом первого элемента «ИЛИ», второй вход которого подключен к выходу второго элемента «И», два входа которого подключены соответственно к выходу первого сумматора и шестому входу устройства, третий элемент «И», входы которого подк«почены к выходу второго сумматора и седьмому входу устройства, а выход соединен со вторым входом блока экстраполяции и квантования, четвертый элемент «И», входы которого подключены к выходу второго сумматора и восьмому входу устройства, а выход соединен с входом первого регистра частичных сумм.

В известном устройстве для обеспечения требуемого диапазона точности вычислений формат регистров интегрирующего устройства выбирается, исходя из верхнего предела точности. При этом при выполнении вычислений с более низкой точностью время выполнения операций интегрирования, определяемое дли2О тельностью вычислений при наибольшем количестве разрядов, оказывается завышенным.

Целью изобретения является увеличение быстродействия и расширения класса решаемых задач.

25 .Поставленная цель достигается тем, что устройство содержит второй регистр частичных сумм, второй регистр подынтегральной функции, первый вход и выход которого подключены к третьему входу и второму выходу устЗО ройства, первый и второй дополнительные

526927 элементы «И», первые входы которых подключены соответственно к выходам первого и второго регистров подыптегральной функции, а вторые входы подключены соответственно к девятому и десятому входам устройства, первый дополнительный элемент «ИЛИ», входы которого подключены к выходам первого и второго дополнительных элементов «И», а выход соединен со вторым входом первого сумматора, третьим входом узла формирования приращения и вторым входом первого элемента «И», третий и четвертый дополнительные элементы «И», первые входы которых подключены соответственно к девятому и десятому входам устройства, вторые входы соединены с выходом первого элемента

«ИЛИ», а выходы подключены соответственно ко вторым входам первого и второго регистров подынтегральной функции, пятый и шестой дополнительные элементы «И», первые входы которых подключены соответственно к выходам первого и второго регистров частичных сумм, вторые входы подключены к одиннадцатому входу устройства, выход пятого элемента «И» соединен со входом второго регистра частичных сумм, седьмой дополнительный элемент «И», два входа которого подключены соответственно к выходу первого регистра частичных сумм и к двенадцатому входу устройства, второй дополнительный элемент

«ИЛИ», два входа которого подключснысоответственно к выходам шестого и седьмого дополнительных элементов «И», а выход соединен со вторым входом второго сумматора.

При этом формат регистров интегрирующего устройства и ячеек запоминающего устройства выбирается, исходя из разрядности чисел при короткой разрядной сетке, а для обеспечения вычислений над числами, имеющими удвоенную разрядную сетку, хранение информации в запоминающем устройстве осуществляется в двух ячейках.

Применение предлагаемого устройства позволяет сократить время выполнения операций интегрирования и оборудования запоминающего устройства при короткой разрядной сетке и обеспечить возможность выполнений вычислений над числами, имеющими короткую и удвоенную разрядную сетку.

На чертеже представлена блок-схема интегрирующего устройства цифровой интегрирующей машины последовательного типа.

Интегрирующее устройство (ИУ) содержит блок 1 экстраполяции и квантования; первый регистр 2 подынтегральной функции при короткой разрядной сетке или младших разрядов подынтегральной функции при удвоенной разрядной сетке; второй регистр 3 подынтегральной функции для хранения старших разрядов при удвоенной разрядной сетке; регистр 4 приращения подынтегральной функции; первый двухвходовый сумматор 5 для формирования новых значений ординат подынтегральной функции; девятый вход 6, по которому в ИУ из устройства управления (УУ) поступает признак Пь имеющий единичное значение в режиме вычислений с короткой разрядной сеткой и и при прохождении младших разрядов подьштегральной функции при

5 удвоенной разрядной сетке; десятый вход 7, по которому в ИУ из УУ поступает признак

П, имеющий единичное значение в режиме вычислений с удвоенной разрядной сеткой при прохождении старших разрядов подынтег10 ральной функции; первый дополнительный элемент «И» 8, обеспечивающий прохождение подынтегральной функции с выхода первого регистра 2 подынтегральной функции при наличии признака Пь второй дополнительный элемент

15 «И» 9, обеспечивающий прохождение подынтегральной функции с выхода второго регистра 3 подынтегральной функции при наличии признака П, .первый дополнительный элемент «ИЛИ» 10, обеспечивающий прохожде20 ние подынтегральной функции в режимах короткой и удвоенной разрядной сетки на вход первого сумматора 5; шестой вход 11, по которому в ИУ из УУ поступает признак П„р, формирования нового значения подынтегральной функции; пятый вход 12, по которому. в

ИУ из УУ поступает инверсия признака П„р, формирования нового значения подынтегральной функции; первый элемент «И» 13, предназначенный для переписи в первый и

50 второй регистры 2, 3 подынтегральной функции неизменного значения подынтегральной функции при отсутствии признака П,р„, второй элемент «И» 14, обеспечивающий прохождение в первый и второй регистры 2, 3 подынтегральной функции нового значения подынтегральной функции при наличии признака П р,.; первый элемент «ИЛИ» 15, управляющий прохождением нового или неизменного значений подынтегральной функции;

40 третий дополнительный элемент «И» 16, пропускающий при наличии признака П> в первый регистр 2 подынтегральной функции подынтегральную функцию при короткой разрядной сетке или ее младшие разряды при

45 удвоенной разрядной сетке; четвертый дополнительный элемент «И» 17, пропускающий при наличии признака П> во второй регистр

3 подынтегральной функции старшие разряды поды нтегральной функции при удвоенной

50 разрядной сетке; второй выход 18, по которому из первого и второго регистров 2, 3 ИУ в запоминающее устройство (ЗУ) поступает новое или неизменное значение подынтегральной функции; узел формирования прираще55 ния интеграла 19; третий вход 20, по которому из блока хранения подынтегральной функции

ЗУ поступают приращения подынтегральной функции и подынтегральная функция, вычисленная в предыдущем шаге интегрирования, в

60 регистры 2, 3, 4 и узел формирования приращения интеграла 19; второй вход 21, по которому в узел формирования приращения интеграла 19 из блока хранения переменной интегрирования ЗУ поступают прирашения пе65 ременной интегрирования; четвертый вход 22, 526927 по которому в ИУ из УУ поступает признак инверсии знака приращения интеграла П,-,:; преобразователь кода 23, обеспечивающий инверсию знака приращения интеграла при наличии признака П;; второй двухвходовый сумматор 24 для формирования частичных сумм неквантованных приращений ин-:егралов; первый регистр 25 частичных сумм некваптованных приращений интегралов при короткой разрядной сетке пли ставших разрядов частичных сумм при удвоенной разрядной сетке; второй регистр 26 частичных сумм для младших разрядов частичных сумм неквантованных приращений интегралов прп удвоенной разрядной сетке; седьмой вход 27, по которому в ИУ из УУ поступает признак окончания формирования переменной ш.тегрироваппя П»„; восьмой вход 28, по которому в

ИУ из УУ поступает инверсия признака окончания формирования переменной гп(тсгрпрования П,k,, четвертый э,.емент «И» 2(). с помощью которого осуществляется стирание частичной суммы прпращс, пп лнтсгра(гов в сввом и втором регистрах 25, 26 .асти;ных сумм по признаку Пп,„окончания формироваш(я приращений на выходе сумматора 24; третий элемент «И» 30, предпазна ;с )п.)й для пропускания неквантованного приращения переменной с выхода гторого сумматора 24 в б,7ок

1 для экстраполяции и квантования: одиннадцатый вход 31, по которому в ИУ нз УУ поступает признак режима,l lчпслений с удвоенной разрядной сеткой П,-,; двенадцать 0 вход 32, по которому в ИУ пз УУ пост .лает инверсия признака режима вычислений с удвоенной разрядной сеткой П,,; пятый дополнительный элемент 33, замыкатощий выход первого регистра 25 частичных сумм п

1 ИУ из блока хранения квантованных зна-(сний приращений и остатков ЗУ поступают приращения переменной и остаток, полученный при квантовании приращения переменной в предыдущем интегрировании; псрвый в1, ..ход

38, по которому из блока 1 экстраг.олшпш и квантования ИУ в блок хрансн.я к-. анто а»ных значений приращений и остатков "-, ; поступают кваптованные и экстраполированные приращеп. ч н новый остаток квантования.

В предлагаемом интегрирующем устройстве алгоритм функционирования может быть представлен в виде; » р(Š— 1) AY

П, "" ", если p)A;

5 рг ((- -1)

П„ (, если (7(k

AY

+Yq(((— 1) AY

== П

Л) 7 рг (l —:) Yqr (l — ) q (l ") AY

=П„

AY Л»

2О (г.=О, 1,..., m — 1; г — N 1 2

Ург ((:, 1) —— У л Пу, + (2 - У„.(+ Ур,() Пу, +

+2 NI1 — МП V рг(Е.I) ус. 2 ург

Л)

AS г ((— 1) VY»ã (Е 1)

Л», — 4г рг(,ц, 30

7 дг ((4 1) 7 рг ((— «) дг ((— и)

AY AY AY а=О, 1,...,m — 1;

VS„((I) у V (i+>)

Л

f=I

7» k ((,.1) Фрг (l .. 1) Л», П.((гг Л».40 » k(i-I) „ 1 Ч (((.1)

Y OY

ki

ЛY

=- П(..Пу, Ро

Л) AY

+ +

45 2n — I ГVYk((— I) 0) М 1

+ ПРУ;;, о — Л-», +

OYk ((I) — 1 (7» k(i: I) О» а — + + » „(1) О) k(1

+ Пус — 2л Лу + AY

}

/71

) (г ((-, 2) „. 7 k ((—,) ) В2

ЛY AY где П„,, П,„— коммутационные признаки выбор оп приращении переменных Ур и У,, в КОГ интегрировании.

r0 У„,(;4 и — значение подынтегральной функции Ур, в точке (i+1);

У р„,, ) — значения младших N разрядов подынтегральной функции в точке (i+1);

526927

ОУ,<,-,1) остатка

7» Ф(1 1) Л»

)0

)5

Зо

У2„г<;+1) — значения старших N+1 разрядов подынтегральной функции в точке (i+1);

N — разрядность подынтегральной функции в режиме короткой разрядной сетки без учета знака;

V рг(1-<-1) qr (+ ) — квантованные приЛ» Л» ращения подынтегральной функции и переменной интегрирования соответственно в точке (i+1);

ЛУ вЂ” квант подынтегральной функции;

pqr (1+1) — неквантованное приращел» ние интеграла, вычисленного в г-ом интегрировании в точке (i+1);

V vr (I+ I) — частичная суммма неквантоЛ? ванных приращений интегралов в точке (I+1); ? и 1+1 (+ ) — неквантованное приращение

Л» переменной У1, в точке (i+1);

Y — многоразрядное квантованЛ? ное приращение переменной УI, в точке (1-<-1);

О» И 1,1 () — остаток квантования пеЛ» ременной У), в точке (1+1);

n — количество разрядов приращений в режиме короткой разрядной сетки; — фсрмула численного интегрирования по Стилтьесу;

7 u

Л? рованное приращение переменной У1, в точке (i+2);

В" а — постоянные коэффициенты, входящие в формулу экстраполяции приращений.

В первом сумматоре 5 вычисляются новые значения подынтегральных функций У,„(;) 1).

В узле формирования приращений интегралов 19 по заданной формуле численного интегрирования по Стилтьесу f(„âû÷èñëÿþòñÿ приращения интеграла.

Ф г< 1

pqr(I+ ), которые при отсутствии приЛ» знака П„проходят без изменения через преобразователь кода 23, а при наличии П„ знак 1Ф г < — 1 приращений. "<((+1) инвертируется в преЛ» образователе кода 23. Во втором сумматоре

24 вычисленное приращение интеграла

pqr (t+ I) л? — квантованное экстраполисуммируется с полученной ранее частичной суммой неквантованных приращений интегралов

V v ri

Л»

В блоке 1 осуществляется вычисление экстраполированных значений приращений

lг <+2 квантованных приращений

Л»

Суммирование приращений интегралов после интегрирования позволит упростить структуру блока суммирования приращений по сравнению со структурой блока суммирования на входе интегратора. Одновременно повышается точность вычислений и упрощается программа решения.

Рассмотрим вычислительный процесс выполнения одной операции интегрирования в (i+1) — ом шаге решения.

Выполнение операции начинается после поступления из запоминающего устройства по г 1- 1 третьему входу 20 приращения "()

Л» в регистр приращений 4, "< " ) (сс=0,1, г(— г — 1

Л) ..., m — 1) в узел формирования приращений интеграла 19, подынтегральной функции У„„при короткой разрядной сетке или младших разрядов подынтегральной функции У „„при удвоенной разрядной сетке в первый регистр 2 подынтегральной функции, старших разрядов подынтегральной функции У„„при удвоенной разрядной сетке во второй регистр 3 подынтегральной функции, по второму входу 21 приращений — (.=О, l,..., m — 1) ч»

Л» в узле формирования приращений интеграла

19. Кроме того, при выполнении экстраполяции и квантования по первому входу 37 в блок 1 экстраполяции и квантования из запоминающего устройства поступает остаток о»„ 7» ) < — 1

Л» и пРиРащениЯ ) (" (rr =O 1

Л» т= 1).

После занесения в интегрирующее устройство необходимой для начала вычислений информации значение ординаты при короткой разрядной сетке или младшие разряды ординаты при удвоенной разрядной сетке при наличии признака П) на девятом входе 6 через первый дополнительный элемент «И» 8 и первый дополнительный элемент «ИЛИ» 10 поступают на второй вход первого сумматора 5 с выхода первого регистра 2 подынтегральной функции. Старшие разряды ординаты при вычислениях с удвоенной разрядной сеткой поступают на второй вход первого сумматора 5 с выхода второго регистра 3 подынтегральной функции при наличии признака П2 на десятом входе 7 через второй дополнительный

526927

10

25 приращение

Зо

35 элемент «И» 9, первый дополнительный элемент «ИЛИ» 10. Одновременно на первый вход первого сумматора 5 поступает приращение

V рг(е- 1) из регистра приращения 4. С выхода первого сумматора 5 новое значение подынтегральной функции направляется в узел формирования приращения интеграла 19 и при наличии признака формирования нового значения подынтегральной функции П р, на шестом входе 11 записывается в первый регистр 2 подынтегральной функции через второй элемент «И»

14, первый элемент «ИЛИ» 15, третий дополнительный элемент «И» 16 при наличии признака П на девятом входе 6 или во второй регистр 3 подынтегральной функции через второй элемент «И» 14, первый элемент «ИЛИ»

15, четвертый дополнительный элемент «И» 17 при наличии признака iTI> на десятом входе 7.

В случае наличия инверсии признака П„„, на пятом входе 12 неизменные разряды подынтегральной функции с выхода первого дополнительного элемента «ИЛИ» 10 переписываются в первый регистр 2 подынтегральной функции через первый элемент «И» 13, первый элемент «ИЛИ» 15 и третий дополнительный элемент «И» 16 при наличии признака

П на девятом входе 6 или во второй регистр

3 подынтегральной функции через первый элемент «И» 13, первый элемент «ИЛИ» 15, четвертый дополнительный элемент «И» 17 при наличии признака П> на десятом входе 7.

Полученное на выходе узла формирования приращения интеграла 19 приращение о т(-1 умножается в преобразователе

Л) и . кода 23 на коэффициент (— 1) 7, и величина 5 (рп с выхода последнего

Л) направляется на первый вход второго сумматора 24, складывается с накопленной в предыдущих операциях суммой неквантованных приращений интегралов, поступающей на второй вход второго сумматора 24 с выхода первого регистра 25 частичных сумм при наличии инверсии признака удвоенной разрядной сетП,, на двенадцатом входе 32 через седьмой дополнительный элемент «И» 34, второй дополнительный элемент «ИЛИ» 36 или с выхода второго регистра 26 частичных сумм при наличии признака удвоенной разрядной сетки П,-, на одиннадцатом входе 31 через шестой дополнительный элемент «И» 35, второй дополнительный элемент «ИЛИ» 36,. При вычислениях в режиме удвоенной разрядной сетки (П,,;=1) содержимое первого регистра 25 частичных сумм через пятый дополнительный элемент «И» 33 переписывается во второй регистр 26 частичных сумм. При наличии инверсии признака П;, окончания формирования переменной интегрирования на восьмом

>i5 входе 28 сумма " () с выхода второЛ) го сумматора 24 через четвертый элемент «И»

29 проходит в первый регистр 25 частичных сумм, а через него и пятый дополнительный элемент «И» 33 при удвоенной разрядной сетке (П,-, =1) во второй регистр 26 частичных сумм и запоминается до следующей операции интегрирования. При наличии признака

Пн;, окончания формирования переменной интегрирования на седьмом входе 27 величина Y k (i 1) с выхода второго сумматора 24

Л) через третий логический элемент «И» 30 поступает в блок 1 экстраполяции и квантован(я

После окончания вычислений со второго выхода 18 в ЗУ заносятся значения У„„; прн

П,,р,—— — 0 илн У,,;(;„0 при П р,.— — 1, поступающие с выходов первого и второго регистров 2 и 3 подынтегральной функции, значения

7 k(i -1) ,У и

OYÄ Ä(i при Пя.=1 и л) Л) поступающие в ЗУ

Л) из блока 1 экстраполяции и квантования с первого выхода 38.

После заппсн результатов операции из ЗУ выбирается информация, необходимая для выполнения следующей операции интегрирования. Выполнение этой операции аналогично предыд щей.

Формула нзооpeтсння

Интегрирующее устройство интегрирующей машины последовательного типа, содержащее блок экстраполяции и квантования, выход и псрвь.й вход которого соединены соответственно с первыми выходом и входом устройства, два сумматора, первый регистр частичных сумм. узел формирования приращения, первые два входа которого подключены ко второму и третьему входам устройства, регистр приращения, вход которого подключен к третьему входу устройства, а выход соединен с первым входом первого сумматора, преобразователь кода, два входа которого подключены соответственно к выходу узла формирования приращения и четвертому входу устройства, а выход соединен с первым входом второго сумматора, первый регистр подынтегральной функции, первые вход и выход которого подключены соответственно к третьему входу и втором . выход . A.стройства, первый элемент «И», первый вход которого подключен к пятому входу устройства. а выход соединен с первым входом первого элемента «ИЛИ», второй вход которого подключен к выходу второго элемента «И», два входа которого подключены соответственно к выходу первого сумматора и шестому входу уст526927

12!

21

Составитель И. Хазова

Техред 3. Тараиеико

Корректор Н. Аук

Редактор Н. Коляда

Заказ 2196/5 Изд. Мз 628 Тираж 864 Подписное

ЦНИИПИ Государственного i омитета Совета Мипистров СССР по делам изооре1ений и открытий

113035, Москва, Ж-35, Раушская иаб., д. 4/5

Типография, пр. Сапунова, 2 ройства, третий элемент «И», входы которого подключены к выходу второго сумматора и седьмому входу устройства, а выход соединен со вторым входом блока экстраполяции и квантования, четвертый элемент «И», входь. которого подключены к выходу второго сумматора и восьмому входу устройства, а выход соединен с входом первого регистра частичных сумм, отличающееся тем, что, с целью увеличения оыстродействия и расширения класса решаемых задач, оно содержит второй регистр частичных сумм, второй регистр подынтегральной функции, первый вход н выход которого подключены к третьему входу и второму выходу устройства, первый н второй дополнительные элементы «И», первые входы которых подключены соответственно к выходам первого и второго регистров подынтегральной функции, а вторые входы подключены соответственно к девятому и десятому входам устройства, первый дополнительный элемент «ИЛИ», входы которого подключены к выходам первого и второго дополнительных элементов «И», а выход соединен со вторым входом первого сумматора, третьим входом узла формирования приращения и вторым входом первого элемента «И», третий и четвертый дополнительные элементы «И», первые входы которых подключены соответст5 венно к девятому и десятому входам устройства, вторые входы соединены с выходом первого элемента «ИЛИ», а выходы подключены соответственно ко вторым входам первого и второго регистров подынтегральной функции, пятый и шестой дополнительные элементы

«И», первые входы которых подключены соот«стственно к выходам первого и второго регистров частичных сумм, вторые входы подключены к одиннадцатому входу устройства, вы15 ход пятого элемента «И» соединен со входом второго регистра частичных сумм. седьмой дополнительный элемент «И», два входа которого подключены соответственно к выходу первого регистра частичных сумм и к двенад20 цатому входу устройства, второй дополнительный элемент «ИЛИ», два входа которого подключены соотгетственно к выходам шестого и седьмого дополнительных элементов «И», и выход соединен со «горым входом второго

25 сумматора.

Интегрирующее устройство интегрирующей машины последовательного типа Интегрирующее устройство интегрирующей машины последовательного типа Интегрирующее устройство интегрирующей машины последовательного типа Интегрирующее устройство интегрирующей машины последовательного типа Интегрирующее устройство интегрирующей машины последовательного типа Интегрирующее устройство интегрирующей машины последовательного типа 

 

Похожие патенты:
Наверх