Устройство цифровой фазовой автоподстройки частоты

 

ОП ИСАН И Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (и) 526996 союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 18.04.74 (21) 2018681/09 с присоединением заявки № (23) Приоритет

Опубликовано 30.08,76. Бюллетень ¹ 32

Дата опубликования описания 06.09.76 (51) М Кл Н 03В 3 04

Государственный комитет

Совета министров СССР по делам изобретений и открытий (53) УДК 621.376.4 (088.8) (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО ЦИФРОВОЙ ФАЗОВОЙ АВТОПОДСТРОЙКИ

ЧАСТОТЫ

Изобретение относится к радиотехнике и может быть использовано в системах синхронизации и котерентных системах связи.

К устройствам фазовой автополстройки частоты (ФАПЧ) в настоя щее время предъявляются Bop, более высокие требования. В частности они используются для,фильтрации из шумов сигналов, частота которых изменяется во времени по сложному закону, что требует применения устройств ФАПЧ с высоким порядком астатизма, который практически удается реализовать лишь в устройствах цифровой ФАПЧ.

Известно устройство цифровой фазовой автаподстройки частоты, содержащее первый реверсивный .счетчик и соеди ненные в кольцо цифровой фазовый детектор, |подключенный к источнику входного сигнала и к источнику импульсов счетной частоты, второй реверсивный счетчик, сумматор и преобразователь код-частота.

Одна ко такое устройство имеет астатизм лишь второго порядка и, следовательно, большие динамические оши бки прои изменении частоты входного сигнала.

Цель изобретения — уменьшение ди намических ошибок и повышение. степени астатизма ло

n-ro порядка, тде n)2.

Для этого входы первого реверсивного счетчика соединены с выходами цифрового фазового детектора, а выходы его разрядов— с дополнительными входами сумматора и входами первого из и — 2 последовательно включенных накопительных сумматоров, выходы

5 разрядов каждого из которых соединены с

co oT ветствующими дополнительными входами сумматора, при этом выход преобразователя код-частота до полнительно соединен с входами синхронизации всех накопительных сумма1о торов и входом .сброса второго реверсивного счетчика через делитель частоты.

На чертеже приведена структурная электрическая схема устройсгва, цифровой фазовой автополстройки частоты с астатизмом 415,го порядка.

Устройство цифровой ФАПЧ содержит лтервый реверси вный счетчик 1, цифровой фазовый детектор 2, второй реверспвный счетчик 3, сумматор 4, преобразователь кол-частота 5, 2о первый накопительный .сумматор 6, второй накопительный сумматор 7, делитель частоты 8. Выходом устройства является выход преобразователя кол-частота 5.

Устройство работает следующим образом.

25 Входы первого и второго реверсивных счетчиков 1, 3 соединены с выходом цифрового фазового детектора 2, который преобразует в унитарный код величину фазового рассогласования между входным сигналом и сигналом

30 с выхола преобразователя кол-частота 5. В

526996

Формула изобретения

Составитель И. Черняк

Тсхред В. Рыбакова

Корректор М. Лейзерман

Редактор Е. Дайч

Заказ 1950/1 Изд. ¹ 1575 Тираж 1029 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, K-35, Раушская аб., д. 4, 5

Типография, пр. Сапунова, и первом реверсивном счетчике 1 ооразуется в параллельном кодс число, пропорциональное интегралу от теку;цсго фазового раccOãласовання, а во втором реверсивном счетчике

3 -- число, пропорциональное среднему значс- 5 нию фазового рассогласования за период регулирования (период сигнала на выходе делителя частоты 8). В конце каждого периода регулирования;исло из первого реверсивного счетчика 1 прибавляется к числу, ранее 10 накопленному в перBGM накопительном сумматоре 6 и про порциона",ьному двойному интегралу от фазового рассогласования. Затем результирующее число из первого накопительного сумматора 6 прибавляется к чигслу, 15 ранее наксплепному во втором накопительном сумматоре 7 и пропорциональному тройному интегралу от текущего фазового рассогласования. Далее числа нз обоих реверсив ных счетчиков 1 и 3 и обоих накопитсльных суммато- 20 ров 6 и 7 суммируются в сумматоре 4, образуя новое значение кода ч-ñ-òîòû,,которое сохраняется нензгменным в течение последующето периода регулирования н определяет частоту на выходе преобра"-ователя код-ча- 25 стота 5. После этого пронзводIITcH сброс второго реверсивного счетчика 3. В результате вышеогисанных операций выходная частота изменяется таким образом, чтобы в стационарном рсжиме ском пе1нсировать исходнос ()BBD- 30 вое рассогласование.

Пал нч:!с 8 l .т, ойст Вс накопигсльных суммаТОРОВ G, 7, ОСущЕСтВЛяЮщИХ гндса H0C цИСрровое интегрирование, обсснчсчивает астатизм соответствующего, порядка и, следовательно, ".Icíüøñíèå динамических ошибок.

Устройство цифровой фазовой автоподстройки частоты, содержащее lllcpBblH реверсивный

c÷åò÷èê и соединенные в кольцо цифровой фазовый детектор, подклю-енный IK источнику входного сигнала и к источнику им пульсов с:- етной частоты, второй реверсивный счетчик, сумматор и преобразователь код-частота. отл и ч а ю щ е е.с я тем, что, с целью уменьшения динамических ошиоок и повышения степени астатизма до а-го порядка, где и) 2, входы первого реверсивното счетчика соединены с выходами цифрового фазового детектор а, а выходы его разрядов — с дополнительными входами сумматора и входами первого из n — 2 последовательно включенных накопительных сумматоров, выходы разрядов каждого из которых соединены с,соответст|вующими дополнительными входами сумматора, при этом выход преобразователя код-частота дополнительно соединен с входами синхронизации всех накопитсл ных c мматоров и входом сороса второго реверсивного счетчика чероделитель частоты.