Устройство синхронизации генераторов

 

Союз Советских

Социапистимескик

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (б1) Дополнительное к авт, саид-ву (22) Заявлено 23.09.74 (21) 2063127/07 с присоединением заявки № (23) Приоритет (43) Опубликовано 05.10.76. Бюллетень № 37 (45) Дата опубликования описания 21.02.77 (11) 531230!

I. / (51) М. Кл.

Н 02 т3/42

Гасударственный квинтет

Сапата Мнннстроа СССР па делам нзобретеннй н аткрытнй (53) УДК

621,316.729 (088.8) (72) Авторы изобретения М. Б. Вандер, В. Н. Константинов, В. Н, Корнеев и А. Е. Марков (71) Заявитель (54) УСТРОЙСТВО СИНХРОНИЗАЦИИ ГЕНЕРАТОРОВ

Устройство синхронизации генераторов относится к области техники включения синхронных генераторов на параллельную работу и может быль использовано при синхронизации генераторов переменного тока, в частности судовых синхронных генераторов.

Известны устройства синхронизации, в которых определение момента включения производится при определенной разности частот и разности фаз с постоянным временем опережения или с постоянным углом опережения (1,2(, Известно устройство для уравнивания частот, которое по технической сущности и достигаемому результату является наиболее близким к изобретению (3).

Оно содержит блок преобразования текущего значения разности фаз напряжения синхронизируемых генераторов в код, выходы которого подключены ко входам цифрового решающего блока, который воздействует на регулятор скорости через формирователь выходного импульса н содержит блок памяти текущего значения кода разности фаз, связанный с арифметическим блоком вычисления приращение разности фаз, выход которого подключен ко входу блока сравнения гекущего и допустимого значений разности фаз, выход которого подключен к выходу цифрового решающего блока по регулированию частоты. Такое устройство реализует алгоритмы уравнивания частот генераторов и не вырабатывает команду на включение этих генераторов на параллельную работу. Эта команда вырабатывается приведенными выше устройствами, обладающими малой точностью и недостаточной надежностью.

1О Цель изобретения — повышение надежности и точности включения генераторов на параллельнук. работу.

Лоставленная цель достигается тем, что в устройстве синхронизации генераторов, содержащем

15 блок преобразования текущего значения разности фаз напряжений сйнхронизируемых генераторов в код, выходы которого подключены ко входам цифрового решающего блока, который воздействует на автомап1ческпй выключатель и содержит блок

20 памяпт текущего значения кода разности фаз, связанньш с арифметическим блоком вычисления приращения разности фаз, выход которого подключен ко входу блока сравнения текущего и допустимого значений разности фаз,всход которого подключен к выходу цифрового решающего блока по регули531230

3 рованию частоты, цифровой решающий блок снабжен блоком умножения разности фаз на постоянный коэффициент, блоком вычисления времени опережения, блоком формирования кода разности напряжений и блоком запрета включения по разнос- ф ти напряжений, причем выходы арифметического блока вычисления приращения разности фаз и блока сравнения текущего и допустимого значений разности фаз подключены ко входам блока умножения разности фаз на постоянный коэффициент, 1Î выход которого вместе с выходом блока памяти подключен к выходам блока вычисления времени опережения, выходы которого, в свою очередь, подключены один к блоку памяти, а второй через блок формирования кода разности напряжений к блоку запрета включения по разности напряжений, выходы которого подключены к блоку памяти и к выходу цифрового решающего блока по регулированию напряжения и по включению автоматического выключателя.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 — временные диаграммы, поясняющие работу устройства.

Устройство синхронизации генераторов состоит из двух основных блоков - блока преобразования 1

25 и цифрового решающего блока 2.

Блок преобразования 1 включает в себя схему 3 выделения разности амплитуд, входные формирователи 4, статический триггер 5, генератор 6

ЗО высокочастотных импульсов, схему совпадения 7, схему запрета 8, двоичный счетчик 9 и дешифратор 10.

Цифровой решающий блок 2 включает в себя блок памяти 11, арифметический блок 12 вычисления кода приращения разности, блок 13 сравнения текущего и допустимого значений разности фаз, блок 14 умножения кода разности фаз на постоянный коэффициент, блок 15 вычисления времени опережения, блок 16 формирования кода разности напряжений и блок 17 запрета включенияпоразности напряжений.

Входы входных формирователей 4 подключены к синхронизируемым источникам, а их выходы подключены к раздельным входам статического триггера 5, один выход которого подключен ко входу схемы совпадения 7, на другие входы которой подключены генератор 6 и выход дешифратора 10.

Выход схемы совпадения 7 подключен ко входу двоичного счетчика 9, разряды которого подключены к дешифратору 10 и одновременно ко входу цифрового решающего блока 2. Входы схемы 8 подключены к выходам формирователей 4 и к выходу дешифратора 10, а выход схемы 8 подключен к установочным входам счетчика 9 и ко входу считывания цифрового решающего блока 2.

Входы схемы 3 выделения разности амплитуд входных напряжений подключены ко входным клеммам блока преобразования 1, а выход схемы 3

4 подключен ко входу по разности напряжения блока 2.

Выход блока памяти 11 подключен ко входу арифметического блока 12 и одновременно ко входу блока 15. Выходы блока 12 подключены ко входам блока 13 и блока 14. Выходы блока 13 подключены к блоку 14, к блоку 11 и к выходу блока 2 по регулированию частоты. Выход блока 14 подключен ко входу блока 15, выход которого, в свою очередь, подключен ко входу блока 16, на другой вход которого подключен выход по напряжению блока преобразования. Выход блока 16 подключен к блоку 17, выходы которого подключены соответственно ко входу блока 11, к выходу по регулированию напряжения блока 2 и к выходу управления автоматическим выключателем блока 2.

Устройство работает следующим образом. Нап,;=" жение синхронизируемых генераторов Од, в, =-,э, преобразуются с помощью формирователей 4 в еерии импульсов V> и Ч поступающих на триггер 5

На выходе триггера 5 появляются импульсы длительность которых пропорциональна разности фаз входных напряжений. Импульсы f» модулиру ются схемой 7 с помощью генератора 6.

Модулированный сигнал поступает на вход счетчика 9, состояние которого определяется количеством импульсов заполнения за период измерения. В случае предельного заполнения счетп"к» 9, что имеет место при больших значениях разности фаз, дешифратор 10 через схему 7 запрещает даюпнейшее поступление импульсов на вход счетчика 9 и одновременно через схему 8 запрещает считывание кода разности фаз. При достижении значений разности фаз, не приводящих к предельному заполнению счетчика 9, схема 8 выдает разрешение на считывание кода, образующегося на счетчике, и после считывания устанавливает счетчик 9 в нулев ..= с тояние. Параллельный код разности фаз p„с лть..ь= ется цифровым решающим блоком 2. Код запоминается в соответствующей ячейке блока памяти 11

В следующем периоде измерения происходит анал гичная операция образования кода разности фаз 9 „+.

его запоминание в следующей ячейке.

Значения кодов „, 9 +, с тактовой частотой работы цифрового решающего блока 2 обрабатываются в его арифметических устройствах.

Коды разности фаз и, Ч „,, последовательно поступают в блок 12, где производится вычисление приращений разности фаз:

ЬЬ В блоке 12 определяется функция перехода vo знаку разности!Н/-ь9 eÄ,которая принимает значения 1 или О. Если функция перехода равна 1, вырабатывается оператор пуска алгоритма уравнивания частот и оператор возврата к считыванию следуто60 щего значения кода разности фаз. Если функция пере531230 чение

aepcrrn хода равна нулю, то вырабатывается команда перехода к операции умножения в блоке 14. В блоке 14 приращения разности фаз ь V„, л V„+„-. умножаются на постоянный коэффициент N. Значение N определяется временем срабатывания коммутационной аппаратуры, т.е. требуемым временем опережения.

Последовательность произведений N / „ Ii N 4,+ „ поступает в блок 15, где эти значения последовательно сравнивают с соответствующими текущими значениями разности фаз М, ч" + В резульгате этого сравнения в блоке 15 вырабатывается функция перехода. При И/49 /-Ч + э происходит возврат к повторению алгоритма, а при

М /ь9л I- Ч„„,„ Овырабатывается команда на переход к:ледующей операции - определению разности амплитуд напряжений.

В блоке 16 формируется код разности напряжений, поступающий в блок 17 запрета, где происходит сравнение текущего значения разности /Ь0/ с допустимым значением Ь0доп. Если /6U/ — Л0доп) О, то вырабатывается оператор kU пуска алгоритма уравнивания амплитуд напряжений с последующим возвратом к началу вычислений, а при /Л0/ — Ь0доп< О, происходит выдача команды на включение генераторов на параллельную работу.

Данное устройство позволяет повысить объем автоматизации, точность синхронизации за счет использования цифровых решающих устройств.

Формула изобретения

Устройство синхронизации генераторов, содержащее блок преобразования текущего значения разности фаз напряжений синхронизируемых генераторов в код, выходы которого подключены ко входам цифрового решающего блока, который воздействует на автоматический выключатель и содержит блок памяти текущего значения кода разности фаз, связанный с арифметическим блоком вычисления приращения разности фаз, выход которого подключен ко входу блока сравнения текущего и допустимого значений разности фаз, выход которого подключен к выходу цифрового решающего блока по регулированию частоты, о тли ча юще ес я тем, что, с целью повышения надежности и

10 точности включения генераторов на параллельную работу, цифровой решающий блок снабжен блоком умножения разности фаз на постоянный коэффициент, блоком вычисления времени опережения, блоком формирования кода разности напряжения и блоком запрета включения по разности напряжений, причем выходы арифметического блока вычисления приращения разности фаз и блока сравнения текущего и допустимого значений разности фаз подключены к входам блока умножения разности фаз на постоянный коэффициент, выход которого вместе с выходом блока памяти подключен к выходам блока вычисления времени опережения, выходы которого, в свою очередь, подключены один к блоку памяти, а второй через блок формирования кода разности напряжений к блоку запрета включения по разности напряжений, выходы которого подключены к блоку памяти и к выходу цифрового решающего блока по регулированию напряжения и по включению автоматического в ыключа геля.

Источники информации, принятые во внимание при экспертизе:

l. Авт. св. СССР ¹ 394890 кл. 02 J 3/42 22.02.71

2. Авт. св. СССР Х- 416805 кл. Н 02 ТЗ/42 от

1971 r.

3. Заявка на изобретение У 2058665/24 — 7 кл. Н

0213/42 от 09.09.74 г. (прототип) .

53123Î

UA242 ип

Составитель Ю. Филиппов

Техред М Лнковнч Корректор С. Ьопдижар

Редактор g, феицтман

Закаэ 5368/141

Филиал ПП11 "Патент", I. Ужгород, ун. ПросKIHàÿ. 4

Тираж 882 Подписное

Щ1ИИПИ Государственного комитета Совета Министров СССР по делам изобретений н открытий

113035, Москва, Ж-35, Раупьскаи наб., д. 4/5