Устройство для контроля интегральных схем

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (и) 5536l8

Союз Советских

Социалистим вских

Республик (61) Дополнителъное к авт. свид-ву (22) Заявлено 06.11.75 (21) 2188662/24 с присоединением заявки №вЂ” (23) Приоритет

Опубликовано 05.04.77. Бюллетень № 13

Дата опубликования описания 24.06.77 (51) М. Кл. G 06F 11/00

Государственный комитет

Совета Министров СССР но делам изобретений. и открьпий (53) УДК 621.382.82 (088.8) (72) Автор изобретения

Б. Г. Сергеев

Институт электронных управляющих машин (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ИНТЕГРАЛЬНЫХ СХЕМ

Изобретение относится к области вычислительной техники, и в частности, к средствам контроля цифровых модулей. Оно может быть использовано для целей функциональной проверки и диагностики неисправностей средств вычислительной техники и автоматики в процессе их производства и технического обслуживания.

Известно устройство для контроля интегральных схем, установленных в различных цифровых модулях, которое обеспечивает поочередную проверку каждой интегральной схемы, входящей в состав объекта контроля, путем сравнения ее выходных сигналов с выходными сигналами однотипной эталонной схемы, на входы которой прикладываются сигналы, снимаемые со входов контролируемой интегральной схемы объекта. Для задания сигналов на входы контролируемой интегральной схемы используется внешний по отношению к устройству генератор тестов, подключаемый ко входам объекта (1).

Наиболее близким техническим решением к данному изобретению является устройство (IIj для контроля интегральных схем, содержащее эталонную интегральную схему, входы которой подключены к выходам буферных элементов, блок сравнения, соединенный с выходами буферных элементов и эталонной интегральной схемы, блок индикации, соединенный входами с выходами буферных элементов и блока сравнения.

Недостатком известных устройств являются ограниченные функциональные возможноs сти. Они позволяют зафиксировать неисправность контролируемой интегральной схемы только при условиях полноты и корректности используемых тестов.

Указанные условия далеко не всегда удов1р летворяются на практике, и поэтому для обнаружения неисправностей интегральных схем в объектах требуется проверять какполноту и корректность тестов, так и поведение контролируемой и эталонной схем в различных тактах теста. Такая необходимость возникает, например, в случаях, когда устройство обнаруживает различие выходных сигналов контролируемой и эталонной схем. Если последовательность входных сигналов контролируемой схемы некорректна, то это различие возможно и при полной исправности контролируемой схемы и является результатом неоднозначного поведения обеих схем из-за разброса собственных задержек их зле>5 ментов.

Для анализа тестов и поведения контролируемой и эталонной схем путем наблюдения состояния их выводов, а также выводов других интегральных схем объекта требуется

33 обеспечить возможность останова теста (с фиксацией состояния объекта) непосредственно в том такте, в котором обнаружено различие выходных сигналов обеих схем, и возможность останова теста при возникновении определенных (заданных) значений сигналов на входах контролирусмой и эталонной схемы или определенных значений выходных сигналов контролируемой схемы. Известные устройства не имеют таких возможностей, что сильно затрудняет обнаружение многих неисправностей интегральных схем и может приводить к ошибочной браковке исправных интегральных схем.

Предлагаемое устройство в значительной степени устраняет этот недостаток известных устройств.

Целью изобретения является повышение достоверности процесса обнаружения неисправностей цифровых модулей путем обеспечения следующих режимов останова теста: при обнаружении устройством отклонения входных или выходных сигналов контролируемой схемы за пределы областей потенциалов, соответствующих логическим значениям «1» и

«О»; при обнаружении неравенства логических значений выходных сигналов контролируемой и эталонной схем; при появлении заданной комбинации значений сигналов на входах или выходах контролируемой схемы.

Эта цель достигается тем, что устройство содержит селектор состояний выводов интегральной схемы, входы которого соединены с выходами буферных элементов, и дешифратор условий останова теста, входы которого подключены к выходам буферных элементов, блока сравнения и селектора состояний выводов интегральной схемы.

Блок-схема устройства представлена на чертеже.

Устройство содержит связанные со входами 1 и 2 буферные элементы 3, которые обеспечивают его развязку от контролируемой интегральной схемы и допусковый контроль потенциалов «1» и «О» на выводах этой схемы; эталонную интегральную схему 4 однотипную контролируемой схеме, блок сравнения 5, обеспечивающий сравнение выходных сигналов контролируемой и эталонной интегральных схем; блок индикации 6, который осуществляет отображение результатов сравнения, а также логических состояний («1» и «О») выводов контролируемой интегральной схемы; селектор 7 состояний выводов интегральной схемы, предназначенный для задания и обнаружения состояния, при котором требуется произвести останов теста; дешифратор 8 условий останова теста, который служит для формирования сигналов на выходе 9 усгройства, вызывающих останов теста при отклонении входных или выходных потенциалов контролируемой интегральной схемы за пределы допусков для «1» и «О», при несовпадении состояний выходов контролируемой и эталонной интегральных схем, или при наличии сигнала от селектора 7, 5

Зо

65 фиксирую@его совпадение состояния вйводов контролируемой схемы с заданными.

Устройство работает следующим образом.

Входы 1, 2 устройства подключаются к выводам выбранной интегральной схемы цифрового модуля и ко входам этого модуля прикладывается тест, вырабатываемый некоторым внешним устройством задания тестов.

Сигналы, возникающие на входах контролируемой интегральной схемы, в каждом такте теста поступают на входы 1 предлагаемого устройства и далее, через буферные элементы 3, на входы эталонной интегральной схемы 4. Выходные сигналы контролируемой,интегральной схемы через входы 2 и элементы

3 передаются в блок 5, который сравнивает их в каждом такте теста с выходными сигналами схемы 4 и выдает сигнал о результате сравнения на один из входов дешифратора 8.

Сигналы, действующие на выводах контролируемой интегральной схемы, с выходов элементов 3 передаются также на входы селектора 7 состояний выводов. Селектор 7 производит сопоставление логических значений этих сигналов со значениями, записанными в него предварительно, и при их совпадении выдает сигнал на вход дешифратора 8. Кроме этого сигнала и сигнала блока сравнения

5,в дешифратор 8 поступают также сигналы с выходов буферных элементов 3, отображающие результат допускового контроля сигналов на выводах контролируемой интегральной схемы на нахождение в границах областей потенциалов «1» и «О». Дешифратор 8 анализирует в каждом такте теста значения всех указанных сигналов и при соответствующих их значениях вырабатывает на выходе

9 устройства сигнал останова теста непосредственно в том его такте, в котором возникли условия останова. Предлагаемое устройство обеспечивает следующие режимы останова (задаются органами ручного управления, входящими в состав дешифратора 8): при отклонении сигналов на выводах контролируемой интегральной схемы за пределы областей потенциалов «1» и «О»; при несовпадении логических значений выходных сигналов контролируемой и эталонной интегральных схем; при совпадении логических значений сигналов на выводах контролируемой интегральной схемы с значениями, предварительно заданными в селекторе состояний выводов.

При каждом из указанных остановов блок индикации 6 обеспечивает индикацию логических значений выводов контролируемой интегральной схемы, результатов сравнения значений ее выходов и выходов эталонной схемы, результатов допускового контроля сигналов.

Основной эффект, достигаемый в результате использования изобретения, заключается в повышении достоверности контроля и ускорении процесса наладки цифровых устройств в условиях производства средств вы553618

Составитель В, Халчев

Техред М. Семенов

Корректор Л. Брахнина

Редактор В. Трофимов

Заказ 1700/2 Изд. № 4 Тираж 815 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, )К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 числительной техники и диагностики неисправностей при их эксплуатации.

Формула изобретения

Устройство для контроля интегральных схем, содержащее эталонную интегральную схему, входы которой подключены к выходам буферных элементов, блок сравнения, соединенный с выходами буферных элементов и эталонной интегральной схемы, блок индикации, соединенный входами с выходами буферных элементов и блока сравнения, отл и ч а ю гц е е с я тем, что, с целью повышения достоверности результатов контроля, устрой6 ство содержит селектор состояний выводов интегральной схемы, входы которого соединены с выходами буферных элементов, и дешифратор условий останова теста, входы ко5 торого подключены к выходам буферных элементов, блока сравнения и селектора состояний выводов интегральной схемы.

Источники информации, принятые во внимание при экспертизе изобретения:

10 1. Аллен. Логический тестер для наладки цифровых интегрально-схемных плат «Электроника» № 23, 1973, стр. 29 36.

2. Патент США № 3833853, кл. 324 — 73, 1974.