Синтезатор чатоты

 

НИЕ

Союз Советских

Социалистииеских

Республик

Оп ИСА

И3ОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДВТИЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 01.02,74 (21) 1993192/09 с присоединением заявки № (23) Приоритет(43) Опубликовано 25.04.77.Бюллетень № 15 (45) Дата опубликования описання26.05.77 (51) М. Кл.е

Н 03 В 3/04

Гасударственный намнтет

Савета Мнннстрав СССР аа делам изааретеннй и атнрытнй (53) У Д К 6 2 1. 37 3. .42 (088.8) (72) Лвтор изобретения

Ю. А. Геложе

Таганрогский радиотехнический институт им. В. Q. Калмыкова (71) Заявитель (54) СИНТЕЗАТОР ЧАСТОТ

Изобретение относится к радиотехнике и может испопьзоваться в устройетвах синтеза частот.

Известен синтезатор частот, содержаший поспедовательно соединенные опорный генератор, делитель частоты с постоянным коэффициентом деления, первый ключ, фазовый детектор, устройство памяти, фильтр нижних частот, управляемый генератор, делитель частоты с переменным коэффициентом деления 10 и второй ключ, выход которого подключен ко второму входу фазового детектора, а также разпичитепь знака частотной ошибки, первый и второй входы которого соединены соответственно с выходами делителей частоты с пе-(5 ременным и постоянным коэффициентом деления, первый и второй выходы разпичитепя знака частотной ошибки подключены к соответствуюшим входам устройства управпения, первый и второй выходы устройства управпе-20 ния соединены соответственно со вторым входом второго ключа и со вторым входом первого ключа, при этом первый инверсный выход устройства управления соединен со втсьрым входом устройства памяти (11.

Однако известный синтезатор частот имеет недостаточное быстродействие.

Наиболее близким техническим решением является синтезатор частот, содержаший поспедоватепьно соединенные опорный генератор и делитель частот с постоянным коэффициентом деления, первый кпюч, фазовый детектор, устройство памяти, фильтр нижних частот, управпяемый генератор, делитель частоты с переменным коэффициентом деления и второй ключ, выход которого подключен к второму входу фазового детектора, а также разпичитель знака частотной ошибки, первый и второй входы которого соединены соответственно с выходами депитепей частоты с переменным и постоянным коэффициентом деления, первый и второй выходы различитепя знака частотной ошибки подключены к соответствующим входам устройства управления, первый и второй входы устройства управпения соединены соответственно с вторым входом второго ключа и с вторым входом. первого ключа, при этом первый инверсный выход устройства управления соединен со вторым входом устройства памяти и с первым

555534 входом первого элемента совпадения импупьсов сброса, выход которого подсоединен к установочному входу делителя частоты с переменным коэффициентом деления, а второй инверсный выход устройства управления под- 1 ключен к первому входу второго элемента совпадения импульсов сброса 121.

Однако известный синтезатор частот также имеет недостаточное быстродействие. цепь изобретения - повышение быстродей«о ствия.

Поставленная цель достигается тем, что в синтезаторе частот, содержащем последс вательно соединенные опорный генератор, делитель частоты с постоянным коэффициен- 1> том деления, первый ключ, фазовый детектор, устройство памяти, фильтр нижних частот, управляемый генератор, делитель частоты с переменным коэффициентом деления и второй ключ, выход которого подключен к вто- ц рому входу фазового детектора, а также различитель знака частотной ошибки, первый и второй входы которого соединены соответственно с выходами делителей частоты с переменным и постоянным коэффициентом деления, первый и второй выходы различителя знака частотной ошибки подключены к соответствующим входам устройства управления, первый и второй выходы устройства управления соединены соответственно с вто- 3О рым входом второго ключа и со вторым входом первого ключа, при этом первый инверсный выход устройства управления соединен со вторым входом устройства памяти и с первым входом первого элемента совпаде- 35 ния импульсов сброса, выход которого подсоединен к установочному входу делителя частоты с переменным коэффициентом деления, а второй инверсный выход устройства управления подключен к первому входу вто- 40 рого элемента совпадения импульсов сброса, выходы делителя частоты с переменным коэффициентом деления и делителя частоты с постоянным коэффициентом деления дополнительно соединены со вторыми входами соот-45 ветственно второго и первого элементов совпадения импульсов сброса, а выход второго элемента совпадения импульсов сброса соединен с установочным входом делителя частоты с постоянным коэффициентом деле- SO ния.

На чертеже изображена структурная электрическая схема предлагаемого синтезатора частот.

Синтезатор частот содержит поспедовательно соединенные опорный генератор 1, делитель частоты 2 с постоянным коэффициентом деления, первый ключ 3, фазовый детектор 4, устройство памяти 5, фипьтр нижних частот ФНЧу6, управляемый генератор 7, делитель частоты 8 с переменным коэффициентом деления и второй ключ 9, выход которого подключен к второму входу фазового детектора 4, а также различитель 10 знака частотной ошибки, первый и второй входы которого соединены соответственно с выходами делителей частоты 2 и 8, первый и второй выходы различителя

10 знака подключены к соответствующим входам устройства управления 11, первый и второй выходы которого соединены соответственно с вторым входом первого ключа

3 и с вторым входом второго ключа 9. При этом первый инверсный выход 12 устройства управления 11 соединен с вторым входом устройства памяти 5 и с первым входом пер вого элемента совпадения 13 импульсов сброса, выход которого подсоединен к установочному входу делителя частоты 8, а второй инверсный выход 14 устройства управления 11 подключен к первому входу второго элемента совпадения 15 импульсов сброса, выходы делителей частоты 2 и 8 дополнительно соединены с вторыми входами соответственно второго 15 и первого 13 эпементов совпадения импульсов сброса, а выход второго элемента совпадения 15 соединен с установочным входом делителя частоты 2.

Синтезатор частот работает следующим образом.

Пусть, например, на первом и втором выходах устройства управления 11 действуют напряжения, следовательно, нервый и второй ключи 3 и 9 включены, устройство памяти

5 разблокировано, а частота управляемого генератора 7, поделенная делителем частоты 8 с переменным коэффициентом деления, больше частоты опорного генератора 1, подепенной делителем частоты 2 с постоянным коэффициентом денения. При этом начальная расстройка больше полосы захвата, но меньше поносы удержания. В этом случае создаются такие ситуации, когда в промежутке времени между двумя импульсами с выхода делителя частоты 2 действуют два импульса с выхода делителя частоты 8, второй из этих импульсов приводит к срабатыванию различителя знака 10 и íà его первом выходе появляется импульс, который действует на входы 16 и 17 устройства управления 11. В результате на первом выходе и первом инверсном выходе 12 устройства управления 11 устанавливаетса соответственно нупевое и некоторое конечное напряжение. При нулевом напряжении на первом выходе размыкается ключ 9, а появление напряжения на первом инверсном выходе 12 приводит к блокированию устройства памяти 5 и отпиранию первого элемента совпа555534 дениц 13 импульсов сброса по первому его входу. В резупьтате напряжение на выходе устройства памяти 5 устанавливается равным нулю и напряжение на выходе фильтра нижних частот 6 быстро уменьшается, умень- шая частоту управляемого генератора 7. Одновременно выходные импульсы делителя частоты 2 проходит через первый элемент совпадения 13 на установочный вход делитепя частоты, вызывая сброс в исходное состояние всех его ячеек счета. Таким образом, на всем этапе быстрого уменьшения частоты управляемого генератора 7 происходит синхронизация работы делителя частоты 8 с переменным коэффициентом деления сиг налом делителя частоты 2 с постоянным коэффициентом деления. При этом, поскольку цикл работы обоих делителей частоты начинается одновременно, разность фаз между их выходными импульсами становится пропорциональной уменьшаюшейся разности частот следования этих импульсов. В результате этого сразу после изменения знака частотной ошибки начальное рассогпасование по фазе становится благоприятным дпя 2s захвата желаемой частоты.

После того хак частота управляемого генератора 7 становится даже незначитепьно меньше желаемого значения, импульсы на выходе делителя частоты 8 не появпяются, поскольку сброс ячеек счета этого депитепя частоты продолжается, а период заполнения его ячеек счета больше периода следования импупьсов с выхода депите- 35 пя частоты 2 с постоянным коэффициентом деления. Поэтому на вход разпичитепя 10 знаха частотной ошибки поступают только импульсы делителя частоты 2 и на его втором выходе появляется импульс, который 4р действует на первый вход включения 18 и второй вход выключения 19 устройства управпения 11. При нулевом напряжении на первом выходе вход 19 заблокирован и разбпокировха его происходит с запаздыванием 45 на время, превышаюшее период повторения импульсов на выходе делителя частоты 2 с постоянным коэффициентом деления относи тельно момента времени установления некоторого конечного напряжения на первом sp выходе. Учитывая это, устройство управпения 11 срабатывает только по первому входу включения 18 и напряжение появляется на его первом выходе, а на первом инверсном выходе 12 оно становится равным ну- 55 пю. В результате второй хпюч 9 вхпючается, а первый элемент совпадения закрывается., и, спедоватепьно, восстанавпивается поток импульсов выборок на втором входе фазового детектора 4 и прекрашается сброс 60 ячеех счета депитепя частоты 8 с переменным коэффициентом депения по установочнс= му входу. При этом вь1борхи осушествпяются в начальном этапе формирования пипообразного напряжения фазового детектора 4, поскольку включению второго ключа 9 предшествовап сброс ячеек счета делителя частоты 8 и частота следования импульсов этого делителя частоты в рассматриваемый момент времени меньше частоты следования импульсов с выхода делителя частоты 2. Вспедствие этого на выходе устройства памяти 5 устанавливается минимальное напряжение, а дпя компенсации большого превышения частоты управляемого генератора 7 над жепаемой частотой необходимо малое управляюшее напряжение. Кроме того, при замыкании второго ключа 9 разность частот сигналов на входах фазового детектора 4 минимальна.

Таким образом, к моменту времени замыкания контура регулирования быстро создаются благоприятные дпя захвата начальные усповия.

Дпя поддержания этих начальных условий введено запаздывание в разбпокирование входов включения 16 и 19 устройства управпения 11. Необходимость введения запаздь>вания обусловлена тем, что после изменения знака частотной ошибки на выходе разпичитепя знака 10 появляется первый импупьс и одновременно осушествпяется сброс ячеек счета делителя частоты 8, а поскольку частота следования импульсов на выходе делитепя частоты 2 больше частоты следования импульсов на выходе делителя частоты 8, на выходе 20 разпичитепя знака 10 появляется второй импульс, действие которого при отсутствии запаздывания в разблокировании входов 16 и 19 приводило бы к установке нулевого напряжения на втором выходе устройства управпения 1 1 и, спедоватепьно, к размыканию первого ключа 3, через который на вход фазового детектора 4 подается опорный сигнал.

Поскольку в предлагаемом синтезаторе частот создаются и поддерживаются благоприятные начальные усповия, после включения второго кпюча 9 наступает режим синхронизма.

В спучае, если частота управляемого генератора 7 меньше желаемого значения, синтезатор частот работает аналогично, но импульс появляется на выходе 20 различитепя анака 10, нулевое и некоторое конечное напряжение устанавливаются соответственно на втором и втором инверсном выходе 14 устройства управления 11.

При этом первый ключ 3 размыкается, генератор пилообразного напряжения фазового детектора 4 не запускается и выборки

555534 производятся из максимального напряжения.

B результате напряжение на выходе устройства памяти 5 устанавливается максимальным, напряжение на выходе фильтра нижних частот 6 быстро увеличивается и, следовательно, частота управляемого генератора 7 также быстро увеличивается. Одновременно импульсами с выхода делителя частоты 8 через второй элемент совпадения 15 производится синхронизация работы делителя час- 10 тоты 2. Когда знак частотной ошибки изменяется на противоположный, появляется импульс на выходе 21 различителя знака 10, по второму входу включения 17 срабатывает устройство управления 11, на его выходе появляется напряжение, включается первый ключ 3 и начинается запуск генератора пилообразного напряжения фазового детектора 4. Поскольку осуществлялась синхронизация работы делителя частоты и часто-2о та следования импульсов на выходе делителя частоты 8 стала несколько больше частоты следования импульсов с выхода делителя частоты 2, выборки осуществляются из конечного этапа формирования фазового 25 детектора 4 и, следовательно, выходное напряжение устройства памяти 5 близко к

MGKcHMBJTbíoMó, что и необходимо для увеличения частоты управляемого генератора

7 до желаемого значения. 30

Банный синтезатор частот к моменту времени включения устройством управления

ll первого или второго ключей 3 или 9 обеспечивает при любых расстройках перерегулирование приблизительно 5%. В резуль35 тате уменьшается время перестройки частоты на этапах быстрого изменения знака частотной ошибки и установления желаемой частоты.

Формула изобретения

Синтезатор частот, содержащий,последовательно соединенные опорный генератор, 45 делитель частоты с постоянным коэффициентом деления, первый ключ, фазовый детектор, устройство памяти, фильтр нижних частот, управляемый генератор, делитель частоты с переменным коэффициентом деления и второй ключ, выход которого подключен ко второму входу фазового детектора, а также различитель знака частотной ошибки, первый и второй входы которого соединены соответственно с выходами делителей частоты с переменным и постоянным коэффициентом деления, первый и второй выходы различителя знака частотной ошибки подключены к соответствующим входам устройства управления, первый и второй выходы устройства управления соединены соотвеч ственно со вторым входом второго ключа и со вторым входом первого ключа, при этом первый инверсный выход устройства управления соединен со вторым входом устройства памяти и с первым входом первого элемента совпадения импульсов сброса, выход которого подсоединен к установочному входу делителя частоты с переменным коэффициен« том деления, а второй инверсный выход уст ройства управления подключен к первому входу второго элемента совпадения импульсов сброса, отличающийся тем, что с целью повышения быстродействия, выходы делителя частоты с переменным коэффициентом деления и делителя частоты с постоянным коэффициентом деления дополнительно соединены со вторыми входами соответственно второго и первого элементов совпадения импульсов сброса, а выход второго элемента совпадения импульсов сброса соединен с установочным входом делителя частоты с постоянным коэффициентом деления.

Источники информации, принятые во внимание при экспертизе:

1. Авторское свидетельство ¹ 403008, М, Кл . Н 03 В 3/04, 1973.

2. Авторское свидетельство № 4792 15, М. Кл. H 03 В 21/02, 1975 (прототип).

555534

Составитель Е. Погиблов

ТехРед О. ЛУговаЯ КоРРектоР Р Ковал ва

Редактор О. Стенина

Филиал ППП Патент", г. Ужгород, ул. Проектная, 4

Заказ 473/29 Тираж 1 052 Подписное

UHHHHH Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5