Устройство статистического контроля аналого-цифрового преобразователя сигналов изображения

 

,* r :;,и <ч<,"-, .хикч=онА%

Я "Е

<<ц 567205

OllNCA

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свпд-ву (22) Заявлено 28.04.75 (21) 2130628/21 с присоединением заявки Ме (23) Приоритет

Опубликовано 30,07.77. Бюллетень . <"е 28

Дата опубликования описания 25.08.77 (51) М, Кл. - Н 03К 13/57

Государственнь<й комитет<

Совета Министров СССР ло делам изобретений и открытий (53) УДК 681.325(088,8) (72) Авторы изобретения

С. С. Коган и А. Н. 5.цевчук (71) Заявитель (54) УСТРОЙСТВО СТАТИСТИЧЕСКОГО КОНТРОЛЯ АНАЛОГОЦИФРОВОГО ПРЕОБРАЗОВАТЕЛЯ СИГНАЛОВ ИЗОБРАЖЕНИЯ

Изобретение относится к областям техники, связанным с импульсно-кодовой модуляцией и цифровой выч<ислительной техникой.

Внедрение систем связи, предназначенных для передачи телевизионного сигнала мето- 5 дом импульсно-кодовой модуляции, совершенствование методов обработки изображений на

ЭЦВМ обусловливают высокие требован<ия к точности аналого-цифрового преобразователя (АЦП) и стабильности его работы в процес- 1о се длительной эксплуатации. Поэтому возникает задача контроля точности аналого-цифрового преобразования.

Известно устройство контроля ЛЦП сигналов изображения, в котором на вход контро- 15 лируемого АЦП подается пилообразное напряжение. Выходы разрядов АЦП поочередно подаются на вход видеоконтрольного устройства, на экране которого возникает изображение кодовой таблицы того кода, с которым 20 работает проверяемый преобразователь (1).

Недостатком такого контроля является нарушение функционирования АЦП в системе.

Кроме того, контроль осуществляется визуально и поэтому точность его невысокая.

Наиболее близким по технической сущносп«к предлагаемому является устройство, осуществляющее контроль частоты появления нулей в каждой паре соседних разрядов внутри кодовой группы при реальном информа- 3 ционном сигнале на входе АЦП, в котором выход аналого-цифрового преобразователя через преобразователь параллельного кода в последовательный и линию связи соединен с входом преобразователя последовательного кода в параллельный, выходы которого соединены с цифро-аналоговым преобразователем.

Вход преобразователя последовательного кода в параллельный через элемент И, устройство задержки, второй элемент И соединен с входом интегратора. Вход преобразователя через элемент И вЂ” HE соединен с вторым входом второго элемента И. Выход интегратора через поро<говое устройство и мультивибратор соединен с входом третьего элемента И, BTOрой вход которого через выделитель тактовой частоты соединен с входом преобразователя последовательного кода в параллельный. Выход третьего элемента И соединен с входом цифрового счетчика. Выходы второй и третьей ячеек цифрового счетчика соединены с вторыми входами первого элемента И и элемента

И вЂ” HE соответственно. Выходы всех ячеек цифрового счетчика соединены с управляющими входами преобразователя последовательного кода в параллельный (2).

Однако в рассмотренном устройстве: — не контролируется функционирование каждого разряда в отдельности; — контроль производится лишь прп нор567205 мальном законе распределения значений сигнала, подвергаемого аналого-цифровому преобразованию; — контроль производятся только при кодировании сигнала кодом Грея; — контроль производится путем последовательного опроса разрядов АЦП, что приводит к большим временным затратам.

Цель изобретения — расширение функцио,нальных возможностей статистического контроля аналого-цифрового преобразователя сигналов изображения.

Это достигается тем, что в устройство, содержащее аналого-цифровой преобразователь, вход которого соединен с шиной входного сигнала, устройство задержки, интегратор, выход которого соединен с первым входом порогового устройства, введены и элементов

Запрет 1 (n — 1) эломентов Запрет П, (и — 1) устройств задержки, л сумматоров, (n — 1) интеграторов, (и — 1) пороговых устройств, п элементов И 1, (n — 1) элементов И

II, и элементов И III, и триггеров, дополнительное пороговое устройство, дополнительный элемент И, 2 п индикаторов, причем выход каждого разряда аналого-цифрового преобразователя саед инеи с первым входом сооТветствующего элемента Запрет I, второй вход которого подключен к выходу элемента Запрет II, а выход соединен с первым входом сумматора данного разряда и через устройство задержки данного разряда с вторым входом сумматора данного разряда, через интегратор данного разряда соединен с первым входом порогового устройства данного разряда и вторым входом порогового устройства предыдущего разряда, первый выход порогового устройства соединен с первыми входами элементов И 1 и И II данного разряда, первым входом элемента Запрет II данного разряда и вторым входом элемента И II последующего разряда, второй выход порогового устройства соединен с вторыми входами элементов И 1 и И П1 последующего разряда а первым входом триггера данного разряда, второй вход которого подключен к выходу элемента И III данного разряда, первый выход триггера соединен с вторым входом элемента Запрет II предыдущего разряда, второй выход триггера соединен с третьими входами элементов И 1 и И II предыдущего разряда, причем выход триггера первого разряда соединен с первым входом дополнительного элемента И, второй вход которого соединен с вторым входом элемента И II первого разряда и первым выходом дополнительного порогового устройства, второй выход которого соединен с вторым и входами элементов И 1 и

И III первого разряда, первый вход дополнительного порогового устройства соединен с выходом интегратора первого разряда, а второй вход подключен к шине питания, первые входы элементов И III соединены с шиной сброса, выходы элементов И I, И П и дополнительного элемента И соединены с входами

65 соответствующих индикаторов, второй вход порогового устройства последнего и-ro разряда соединен с шиной п итания, а первый выход —. с первым входом элемента И 1 и вторым входом элемента Запрет 1 данного разряда.

На чертеже показана структурная электричеслая схема предлагаемого устройства статистического контроля аналого-цифрового преобразователя сигналов изображения.

Шина 1 входного сигнала через АЦП 2 соединена с входом каждого из и элементов Запрет 1 3, Второй вход каждого элемента Запрет 1 3 подключен к выходу элемента Запрет II 4, а выход соединен с первым входом сумматора 5 данного разряда и через устройство 6 задержки данного разряда с вторым входом сумматора 5 данного разряда. Выход сумматора 5 через интегратор 7 данного разряда соединен с первым входом порогового устройства 8 данного разряда и вторым входом порогового устройства 8 предыдущего разряда, Первый выход порогового устройства 8 соединен с первыми входами элементов

И 1 9 и И II 10 данного разряда, первым входом элемента Запрег II 4 данного разряда и вторым входом элемента И II 10 последующего разряда, Второй выход порогового устройства 8 соединен с вторыми входами элементов И 1 9 и И III 11 последующего разряда и первым входом триггера 12 данного разряда. Второй вход триггера 12 подключен к выходу элемента И III 11 данного разряда.

Первый выход триггера 12 соединен с вторым входом элемента Запрет II 4 предыдущего разряда, а второй выход триггера 12 соединен с третьими входам и элементов И 1 9 и И II

10 предыдущего разряда. Первый выход триггера 12 первого разряда соединен с первым входом дополнительного элемента И 13. Второй вход дополнительного элемента И 13 соединен с вторым входом элемента И II 10 первого разряда и первым выходом дополнительного .поротовото устройства 14. Второй выход дополнительного порогового устройства 14 соединен с вторыми входами элементов И 1

9 и И III 11 первого разряда, первый вход соединен с выходом интегратора 7 первого разряда, а второй вход аодключен к шине 1 5 питан ия. Первые входы элементов И ГП 11 соединены с шиной 16 сброса, Выходы элементов И

1 9 и И II 10 и дополнительного элемента И

13 соединены с входами соответствующих индикаторов 17 и 18. Второй вход порогового устройства 8 последнего n-ro разряда соединен с шиной 19 питания, а первый выход — с первым входом элемента И 1 9 и вторым входом элемента Запрет 1 3 данного разряда.

Устройство работает следующим образом.

Телевизионный вещательный сигнал по шине 1 входного сигнала поступает на вход

АЦП 2. Кодовые импульсы с выхода 1, 2,..., и-ro разряда АЦП 2 поступают соответственно на вход 1, 2,..., n ro элемента Запрет 1 3.

При наличии разрешающего потенциала на

567205 (5) 5

E,(U,(U„.

U< — 1 (Ul ) У1+11

U„1(U„) Е,.

65 втором входе элемента Запрет 1 Зданногоразряда кодовые импульсы через элемент Запрет

1 3 поступают на первый вход сумматора 5ло модулю два данного разряда и через устройство 6 задержки данного разряда на второй вход сумматора 5. Устройство 6 задержки осуществляет задержку кодовых импульсов на один такт, т. е. на период временной дискретизации вещательного телевизионного сигнала, производимой в АЦП 2. На выходе сумматора,5 возникает логическая «1» при несовпадении двоичных сигналов на его входах. Таким образом, частота появления «1» на выходе сумматора 5 пропорциональна частоте изменения посылок О 1 или 1 О в цепи данного разряда АЦП 2. С выхода сумматора 5 сигнал поступает на интегратор 7, напряжение U; на выходе которого пропорционально вероятности появления «1» на выходе сумматора 5. С выхода интегратора 7 сигнал поступает на первый вход порогового устройства 8 данного разряда и второй вход порогового устройства 8.предыдущего разряда, На второй вход порогового устройства 8 данного разряда подается сигнал с выхода интегратора 7 лоследующето разряда. При нормальной работе и-разрядното АЦП 2 для напряжений на выходе интеграторов 7 должно выполняться соотношение

E, (U,(U, (... (U (... V 1(U„, (1) поскольку аналогичное соотношение можно записать для вероятностей изменения посылок Р, в цепях соответствующих разрядов

АЦП 2:

0(Р,(Р,(...(Р,(.„.(Р„1(Р„(— . (2) Соотношения (1) и (2) связаны со статистическими свойствами сигналов изображе,ния, подвергаемых аналого-цифровому преобразованию, отличительной особенностью которых является сильная корреляционная связь между соседним и значениями сигнала.

Таким образом, вероятность скачка в сигнале с ростом величины скачка падает практически по экспоненте. Для переключения старшего разряда (например, 1-ro) АЦП с меньшей частотой, чем у млад щего (например, 2-го), надо, чтобы скачки большой величины происходили реже, чем скачки малой вел ичины. Это выполняется для сигнала изображения и приводит к возникновению соотношений (1) и (2) .

В зависимости от соотношения напряжений на интеграторах 7 можно рассмотреть три режима работы устройства.

1. Первый разряд функционирует нормально:

E, (U,(U, (з) где E1 — напряжение на шине 15 питания;

1-ый разряд функционирует нормально;

У1-1 (У1(У1.1-1, (4) 30

55 и-й разряд функционирует нормально;

U, 1(У„(Е,. где Š— напряжение на ш ине 19 питания.

В этом случае с первого выхода порогового устройства 8 данного разряда логический «О» поступает на первые входы элементов И 1

9 и И II 10 данного разряда, второй вход элемента И II 10 последующего разряда и на первый вход элемента Запрет II 4 данного разряда. С выхода элемента Запрет II 4 логический «О» поступает на второй вход элемента Запрет 1 3 данного разряда. Таким образом, кодовые импульсы данного разряда беспрепятственно проходят через элемент Запрет 1 3, а соответствующие индикаторы 17 и

18, в качестве которых можно использовать светодиоды, не горят.

2. На выходах АЦП 2 возникают дополнительные переходы 1 О или О 1:

В. этом случае пороговое устройство 8 данного разряда срабатывает, и логическая «1» с его первого выхода поступает на первые входы соответствующих элементов И 1 9 и И

II 10. На вторые входы элементов И 1 9 и И

II 10 поступают соответственно логические

«1» и «О» с первого и второго выходов порогового устройства 8 предыдущего разряда. Таким образом, через элемент И 1 9 логическая

«1» поступает на индикатор 17, который загорается, указывая на возникновение дополнительных переходов 1 О ил и О 1 в данном разряде. Одновременно логическая «1» с первого выхода порогового устройства 8 данного разряда через элемент Запрет II 4 поступает на второй вход элемента Запрет 1 3 данного разряда. Кодовые импульсы перестают проходить через элемент Запрет 1 З,элемент Запрет II 4 или сумматор 5. Пороговое устройство 8 данного разряда переключается в исходное состояние, индикатор 17 гаснет, кодовые импульсы снова беспрепятственно проходят через элемент Запрет I 3, Напряжение на интеграторе 7 снова начинает возрастать, что приводит к срабатыванию порогового устройства 8 и индикатора 17, и т. д. Таким образом, индикатор 17, мигая, указывает на дополнительные переходы в i-м разряде, а напряжение U; на выходе интегратора 7 данного разряда автоматически поддерживается в соответствии с соотношением

У1-1(У1 =У1+1.

Колебательный процесс продолжается дo устранения неисправности в цепи данного разряда и восстановления соотношения

У1 1(У1(У1+1.

3, На выходах АЦП 2 происходит недопу567205

15 стимое уменьшение числа перехода 10 или

01:

Е,) У,(U„

K — i +g<+t+i Ug(K — ;

U. о U„(E„U„(U„

В этом случае пороговое устройство 8 данного разряда остается в исходном положении, а срабатывает пороговое устройство 8 предыдущего (— 1)-го разряда, так как для него нарушается соотношение Ui) U; ь При этом в цепи предыдущего разряда возникает колебательный процесс, аналогичный описанному выше для цепки данного разряда, и автоматически поддерживается соотношение U; <

Uj (Uj — 2. Соотношение U; 1(Uò — > приводит к срабатыванию порогового устройства 8 в цепи (— 2)-ro разряда. При этом логические «1» и «О» соответтсвенно с первото и второго выходов порогового устройства 8 (i — 2)-го разряда поступают на вторые входы элементов И I 9 и И II 10 в цепи (i — 1)-го разряда, и сигнал с первого выхода порогового устройства 8 в цепи (i — 1)-,ro разряда поступает через элемент И II 10 в цепи (— 1)-ro разряда на индикатор 18, который указывает на недопустимое уменьшение числа переходов 1 0 или 0 1 в данном -ом разряде.

Срабатывание порогового устройства 8 в цепи (— 1)-го разряда устанавливает соответствующий триггер 12 в такое состояние, что логический «О» с его второго выхода подается на третьи входы элементов И 1 9 и И

II 10 в цепи (— 2)-го разряда, препятствуя тем самым срабатыванию индикатора 17 в цепи (i — 2)-го разряда от логической «1» на первом выходе порогового устройства 8 в (i — 2)-м разряде. Логическая «1» с первого выхода триггера 12 в цепи (i — 1) -го разряда поступает на второй вход схемы Запрет II 4 в цепи (i — 2) -го разряда, тем самым разрывая петлю обратной связи в цепи (i — 2)-го разряда. Таким образом, пороговое устройство 8 в цепи (— 2)-го разряда после срабатывания остается в этом состояниями до восстановления исходных соотношений напряжений на выходах интеграторов 7 и обеспечивает устойчивую индикацию недопустимого уменьшения числа переходов 1 0 ил и 0 1 в t-M разряде.

После устранения неисправности соответствующая индикация прекращается. Однако для восстановления функциональных возможностей устройства необходимо установить триггер 12 в цепи (1 — 1)-го и (i — 2)-ro разрядов в исходное состояние. Для этого на их вторые входы через соответствующие элементы И Ш 11 поступают импульсы сброса с шины 16. Элементы И Ш 11 управляются сигналом с второго выхода порогового устройства 8 в цепи предыдущего разряда. Это необходимо для того, чтобы не произошло восстановления цепи обратной связи в цепи

8 (i — 2)-ro разряда при сработавшем соответствующем пороговом устройстве 8, что может привести к ложной индикации.

Индикация недопустимого уменьшения числа переходов 0 1 или 1 0 в первом разряде У (Е производится при логической «1» на первом выходе дополнительного порогового устройства 14 индикатором 18 прои отсутствии логического «О» на втором входе дополнительного элемента И 13.

Таким образом, индикация недопустимого увеличения числа переходов 0 1 или 1 0 производится индикаторами 17, а уменьшения — индикаторами 18.

Формула изобретения

Устройство статистического контроля анало гоцифрового преобразователя сигналов изображения, содержащее аналого-цифровой преобразователь, вход которого соединен с шиной входного сигнала, устройства задержки, интегратор, выход которого соединен с первым входом порогового устройства, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностей, в него введены и элементов Запрет I, (n — 1) элементов Запрет II, (n — 1) устройств задержки, п сумматоров, (n — 1) интеграторов, (и — 1) пороговых устройств, п элементов И 1, (n — 1) элементов И II, п элементов И Ш, п триггеров, дополнительное пороговое устройство, дополнительный элемент И, 2 и индикаторов, причем выход каждого разряда аналого-цифрового преобразователя соединен с первым входом соответствующего элемента Запрет I, второй вход которого подключен к выходу элемента Запрет II, а выход соединен с первым входом сумматора данного разряда и через устройство задержки данного разряда с вторым входом сумматора данного разряда, через интегратор данного разряда соединен с первым входом порогового устройства данного разряда и вторым входом порогового устройства предыдущего разряда, первый выход порогового устройства соединен с первыми входами элементов И I и И II данного разряда, первым входом элемента Запрет II данного разряда и вторым входом элемента И II последующего разряда, второй выход порогового устройства соединен с вторыми входами элементов И I и И Ш последующего разряда и первым входом триггера данного разряда, второй вход которого подключен к выходу элемента И III данного разряда, первый выход триггера соединен с вторым входом элемента Запрет II предыдущего разряда, второй выход триггера соединен с третьими входами элементов И I и И II предыдущего разряда, причем выход триггера первого разряда соединен с первым входом дополнительного элемента И, второй вход которого соединен с вторым входом элемента И II первого разряда и первым выходом дополнительного порогового устройства, второй выход которого сое567205

Составитель И. Стом

Техред М. Семенов

Корректор Л. Брахнина

Редактор E. Караулова

Заказ 1839/7 Изд. № 656 Тираж 1080 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, 5К-35, Раушская наб., д. 4/5

Типография, пп. Сапунова, 2

9 динен с вторыми входами элементов И 1 и И

III первого разряда, первый вход дополнительного порогового устройства соединен с выходом интегратора первого разряда, а второй вход подключен к шине питания, первые входы элементов И III соединены с .шиной сброса, выходы элементов И 1, И II и дополнительного элемента И соединены с входами соответствующих индикаторов, второй вход порогового устройства последнего и-го разря10 да соединен с шиной питания, а первый выход — с первым входом элемента И 1 и вторым входом элемента Запрет 1 данного разряда.

Источники информации, принятые во вн1имание при экспертизе

1. Авторское свидетельство СССР№434619, кл. Н 03К 13/00, 1975.

2. Патент США № 3546592, кл. 325 — 321, 10 1970.